基于FPGA直接序列扩频系统的设计

6级m序列发生器可产生周期为63的pn码序列，寄存器起始序列若为全零，输出序列也将为全零，这样会造成pn码发生器进入死锁状态。因此要使pn码发生器可以正常工作，产生预期的pn序列，必须保证在起始时寄存器中至少有一个为1。63位pn码仿真图如图4所示。

3．3 扩频调制及解调模块综合仿真
在实际应用中，为达到数据符号扩频的目的，通常的做法就是用一扩频码序列与待发射的信号相乘，并且扩频序列具有比数据比特窄得多的时宽，从而使扩频序列具有比数据序列高得多的频带。
系统总体设计的原理图如图5所示，在本次系统的设计中，发射端和接收端都工作在数据符号同步调制模式，也就是说，pn码序列与数据符号电平变化沿对齐，且每个符号重复一次；在接收端，也是通过一个数据符号时间内同步一个pn码序列，在捕获一个pn码序列的同时，实现了数据符号的同步。这样不但可以缩短捕获时间，而且还可以省去一般窄带数字通信中由锁相环构成的时钟同步系统，简化了系统设计。

在本次设计中，一个数据符号是同步一个63位的pn码序列，pn就是pn码发生器模块产生的63位m序列，data_in是信息码输入模块产生的串行信息码，在此图中为11000110数据符号，data_kuo是本扩频模块的输出。在发送端，扩频的结果实际上是对两者进行时域相乘，或者是模二和，并且实现了一个数据符号同步一个63位的pn码序列，完成了符号同步调制模式，然后与来自pn码发生器的伪码序列进行模2加，完成信号的频谱扩展。在接收端，data_kuo与本地同步pn码模二和后，成信号的解扩，解扩输出信号为data_jie。

扩频解扩综合仿真图如图6所示。其中data_in为串行输入的二进制数11000110，信息码输入的时钟信号为clk，pn码发生器的时钟信号为elk1，pn是产生的63位pn码序列，data_kuo为扩频后的码序列，data_jie解扩后的信号，实现了信号的解扩。