FSK／PSK调制的FPGA实现
2．1 分频器
分频器对频率为f0的时钟输入信号clk分别以分频系数D1，D2和D3产生FSK／PSK调制器和m序列的基准时钟信号f1，f2和f3。其关系如式(1)所示。
f1和f2决定了FSK调制信号的两个载波频率，f2决定了PSK调制信号的载波频率，f3决定了基带码元速率。为了保证每个基带码元的宽度T是载波周期的整数倍，在选择分频系数时应满足式(2)。
式中，M为D1和D2的最小公倍数。
2．2 m序列产生器
m序列是由多级移位寄存器或其他延迟元件通过线性反馈产生的最长的码序列。m序列的最大长度取决于移位寄存器的级数，而码的结构取决于反馈抽头的位置和数量。其特点是：随机特性、预先可确定性、循环特性。
本设计利用带有两个反馈抽头的3级反馈移位寄存器得到一串7位循环序列“1110010”，并采取措施防止进入全“0”状态。通过更换时钟频率，可以方便地改变输入码元的速率。这一系列的循环序列码作为基带信号码元。其电路结构如图3所示。本文引用地址：//m.amcfsurvey.com/article/191198.htm
2．3FSK／PSK调制器
FSK／PSK调制器由时钟选择模块、跳变检测模块和DDS信号发生模块3部分组成。原理如图4所示。
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