FSK／PSK调制的FPGA实现
2．3．1 时钟选择模块
载波频率选择模块的两个输入端分别接时钟信号f1和f2，其输出信号fDDS作为DDS信号发生模块基准时钟信号。该模块的输出真值表，如表1所示。本文引用地址：//m.amcfsurvey.com/article/191198.htm
2．3．2 跳变检测模块
跳变检测模块用于检测基带码元的变化情况。当基带码元上升或下降沿到来时，其对应的输出端产生与时钟周期等宽的高脉冲信号jump_high或jump_low。该信号提供给下一级DDS的相位累加器，来控制累加器的相位偏移。跳变检测原理图如图5所示。
2．3．3 DDS信号发生模块
DDS是一种应用数字技术产生信号波形的方法。由于模块中只需产生两种频率和相位的波形，因此对DDS的设计中省略了频率控制字和相位控制字等部分。频率改变通过时钟选择模块选择不同的基准时钟来实现。简化后的DDS主要由相位累加器和波形ROM组成，如图6所示。
相位累加器在频率为fc的时钟信号clk控制下，以步长K作累加，输出的N位二进制作为波形存储器ROM的地址，以该地址对ROM进行寻址。则DDS输出波形的频率f0的表达式，如式(3)所示
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