高性能FPGA中的高速SERDES接口

引言　

串行接口常用于芯片至芯片和电路板至电路板之间的数据传输。随着系统的带宽不断增加至多吉比特范围，并行接口已经被高速串行链接，或SERDES（串化器/ 解串器）所取代 。起初，SERDES是独立的ASSP或ASIC器件。在过去几年中已经看到有内置SERDES的FPGA器件系列。这些器件对替代独立的SERDES器件很有吸引力。然而，这些基于SERDES的FPGA往往价格昂贵，因为它们是高端（因而更昂贵）FPGA器件系列的一部分。莱迪思半导体公司在这一领域一直是先驱者，已经推出了两款低成本带有SERDES的 FPGA器件系列，在2007年推出了LatticeECP2M，最近又推出了 LatticeECP3 。ECP2M和ECP3 FPGA为设计者提供了两全其美的产品：一种高性能、低成本具有内置高性能SERDES 的FPGA。这些器件为设计人员提供一个低成本综合平台，以满足他们设计下一代产品的需求。莱迪思还为客户提供了高性能具有SERDES的FPGA器件系列LatticeSC /M，芯片上拥有额外的ASIC IP。

　　莱迪思的SERDES设计超过了各种常用协议规定的严格的抖动和驱动需求。 LatticeECP2M和LatticeECP3的低成本、高性能带有SERDES功能的FPGA系列为用户设计下一代系统提供了一个很好的平台。器件的一些亮点如下：

• 低功耗：工作于3.2Gbps的速率时，每个通道功耗额定为90mW 。
• 针对芯片至芯片和小型背板（不超过40英寸的FR - 4 ），能可靠传输和恢复串行信号。
• 嵌入式物理编码子层块，支持流行的串行协议，如1吉比特以太网，10吉比特以太网（ XAUI ）、PCI Express 、Serial RapidIO SMPTE 。
• 支持无线协议，如CPRI 、OBSAI等，包括用于实现多跳的一个低延迟变化选择。
• 灵活的SERDES模块 ：多个标准/协议可以混合于单个模块中。
• 针对低成本器件系列，它提供业界领先的结构和IO性能的高性能、低成本、低功耗FPGA 。
• 辅以业界领先的软件，知识产权核和评估平台，能够实施完整的解决方案的设计。

　　SERDES结构

　　SERDES主要由物理介质相关（ PMD）子层、物理媒介附加（PMA）子层和物理编码子层（ PCS ）所组成。PMD是负责串行信号传输的电气块。PMA负责串化/解串化，PCS负责数据流的编码/解码。在PCS的上面是上层功能。针对FPGA 的SERDES ，PCS提供了ASIC块和FPGA之间的接口边界。

图1 串行协议栈的功能划分