一种高效咬尾卷积码译码器的设计与仿真
2．3 回溯
回溯的深度(Trace back Depth)必须大于编码深度(Coding Depth)，这是因为，经过回溯CD的长度，所有的幸存路径均会收敛。每次回溯时，所有幸存路径都需要从内存里面读出TD个状态，同时将有TD-CD个判断之后的比特送入LIFO。回溯之后，会有TD-CD的内存空间可写，另外在回溯时，还需要TD-CD个内存空间来保存进来的数据，这样，内存空间就共需TD+(TD-CD)=2TD-CD。在此可取典型值TD=96，CD=72。
2．4 FPGA的实现
本设计采用的FPGA芯片为Altera的StratixIIIEP3SL340系列器件，其在QuartusII9．0下综合出来的RTL视图如图5所示。其布线后所占用的资源如表l所列。本文引用地址：//m.amcfsurvey.com/article/191550.htm
3仿真验证
本文采用的开发流程是先在matlab下仿真出浮点算法的性能，然后根据系统要求用C实现定点模型，在和浮点的版本比较后，再采用Ver-ilog实现。由于用verilog做性能仿真比较慢，本文采用的仿真和验证方法是在定点C下做性能仿真，然后将C版本的输入输出作为黄金参考数据，再用modelsim仿出vetilog版本的数据和参考数据做对比，如果数据完全一样，则验证通过，否则调试verilog语言并追踪错误。
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