基于流水线技术的并行高效FIR滤波器设计
在并行滤波器的设计中，每一个乘法器的一端输入数据，另一端为固定常数。对于常数乘法器，可以预先将常数的部分乘积结构存储起来，然后通过查表的方式实现两个数据的乘积。以16位输入、常数为14位的乘法器为例，给出其实现结构如图2所示。
对于无符号数来说，这是一种理想结构。但是在实际使用中，通常使用有符号数且常用补码的形式，因此需要对这种结构进行改进。一种改进方法是将输入的数据分开，即最高的几位作为有符号数处理，其它作为无符号数处理。第二种改进方法是将符号数经过补码/原码变换器变换成原码，然后，将原码作为无符号数处理，通过有符号数的符号位来控制加法器的加减。第三种改进方法是一种优化方法，即要用三个二进制补码变换器，处理输入的有符号数和滤波器的系数，这样可以避免使用有符号数的乘法和加法运算。具体的乘法累加器运算过程及结果如图3所示。其中，对应乘数高位和低位部分积p1(n)和p2(2)可以分别先垂直相加后水平相加，或者先水平相加后垂直相加，最后的结果是一样的。若采用后种方法，由于FIR滤波器的h(n)均为常数，得到部分积的矢量乘法运算就演变成了查表法，其中，S1(n)表示S(n)的最低有效,p1表示最低有效位部分积之和。
同理，得p2，将p2左移一位与p1相加，便得到最后结果。这种查表法就是采用流水线技术进行FIR滤波器算法分解的基础，当字长增加时，相应得到p3、p4等。并相应移位相加即可。 在这种结构中，时钟是f1，内部操作的时钟是4×f1，其中的4个多路复用器每次可以从16路信号中选出4位用作ROM的地址线。每次4位地址从ROM中读出数据，经过相应的移位相加即可，两位计数器用来控制这些多路复位器的输出。 比较图6与图7，不难看出，系数在量化前后的频域特性是不同的，量化带来了频域特性的恶化。在验证了量化后的频域特性满足设计要求和系数的有效性之后，就可以进行FPGA电路的设计。 本文介绍了并行高效数字滤波器的设计方法，给出了电路的仿真结果。利用VHDL语言，采用可重复配置的FPGA，降低了设计成本，提高了系统的适用性。由于FIR滤波器的系数是常数，可以保存在ROM中，在运算的通过查找表的方法可很快得到乘法输出，减少了使用的资源和布线延时，节省了运算时间。在设计中，充分利用先进的EDA团体操，大大提高了设计效率。
采用流水线技术和加法器的资源共享技术可以更好地提高常数乘法器的优越性。16比特输入、14比特常数的这种方法的常数乘法器的结构如图4所示。
3 FIR滤波器的FPGA实现
按照第2节所描述的第三种优化方法实现常数乘法器，乘法器输出以后按照图4所示的滤波器结构，通过流水线技术的加法器可以实现高效的滤波器。值得注意的是：在乘法器输出的时候需要对输出的数据进行一位扩展，可以避免加法器的溢出问题。
为了有效地利用资源，先通过多路复用器将输入的序列复选出来，这样所有常数乘法器可以共用一个多路复用器，然后通过ROM查表方法实现常数乘法器。优化后的原理结构如5所示。
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