基于FPGA的电网实时数据采集与控制

2 数字锁相倍频

2.1数字锁相倍频器的基本原理

输入信号经整形后可转换为与输入信号同频率的方波信号，其频率为F_S，可对其进行K倍频。首先设置一标准的时钟信号，若时钟频率为F_C，采用可编程分频器对时钟信号进行分频，其分频系数由计数器提供。若分频系数为N，则输出频率为FC的N分频，即：



时钟信号经K分频后可送至计数器，由计数器在输入信号的一个周期内对F_C／K脉冲进行计数，若忽略各种误差因数，其计数值为N，则：



由上两式可得：F₀=KF_S，这样就实现了对输入信号频率的K倍频，倍频后的信号即可作为A／D的采样信号。数字锁相倍频器中计数器的实质是选用采样窗口信号通过同步过程所得的方波信号作为闸门信号，并将高频率的同步时钟信号作为填充脉冲来进行计数，设计数值为Ⅳ实现周期测量，由于该模块在工作过程中可连续测量输入信号的周期，所以兼有测频的功能。因此，保证数字倍频器跟踪精度的关键是提高周期测量的精度和分频系数的准确度。数字倍频器的原理框图如图2所示。



2.2 数字锁相倍频的FPGA实现

输入信号经整形后也可转换为与基波信号同频率的方波，然后对方波信号进行二分频。二分频的目的有两个，一是作为控制信号来实现周期测量；二是可以消除输入波形不对称的影响，提高测量周期的精度。将二分频后的方波信号一路送K分频器I的控制端，另一路反相后接K分频器Ⅱ的控制端，以使两路K分频器在输入信号相邻两个周期内交替处于分频、清零状态。这样，两路轮流工作就可避免使用单路计数器连续计数时由于数据保持和清零过程所造成的测量误差和相位延迟问题。K分频器在每次工作前，其输出为0电平，这样可以保证计数器的输入方波与其计数周期同步，防止计数器输入方波与计数周期的随机性带来的计数误差，从而提高测量精度。本系统中，K取128。

计数器的计数值N在被测周期结束后将立刻送锁存器锁存，并作为可编程分频器的分频系数N。由于采用两路计数器轮流工作方式，因此，锁存器要有选择地对每路计数器的计数结果进行锁存。考虑到要尽可能地减小相位滞后，在每个周期结束后，锁存器应在最短的时间内将数据锁存。这就要求锁存器在锁存脉冲到来前，先选择好被锁存的计数器，保证每个周期计数值的可靠锁存。锁存信号由输入方波信号经微分电路产生，这种设计使可编程分频器在每个周期的开始时刻，总是以新的数据、新的起点开始分频。两路计数器在计数工作前要先清零，使计数器的计数值准确的反映输入信号的周期。清零工作必须在计数结果锁存后的下一次计数开始前完成。数字锁相倍频的顶层电路如图3所示。