基于FPGA的电网实时数据采集与控制

在FPGA软件QuartusII7.2开发平台上完成硬件设计后即可进行仿真，其仿真波形如图4所示。其中，标准时钟clk的频率为10 MHz；shuru：为倍频的输入信号，shuru频率设置为50 Hz，倍频系数为128；beipin：表示倍频电路的输出信号。从仿真中可以看到，本设计可以达到128倍频的效果。



3 A／D采集控制

由于本设计要同时采集电网的三相电压和电流，所以，应把采样倍频信号接至HOLDA、HOLDB、HOLDC，以同时保持六路输入信号，读出模式设置为循环模式。

由ADS7864的时序图可以得到如图5所示的ADC控制器的软件控制流程。以便在QuartusII开发平台上利用VHDL语言进行软件编程。



通过ADS7864的工作状态控制模块可根据ADS7864的转换时序图，用VHDL编写FPGA控制ADS7864的转换程序，并可采用双进程有限状态机的方法来在Quartus II 7.2内对A／D控制模块进行时序仿真，其仿真波形如图6所示。仿真结果表明，该模块的设计完全符合要求。



4 结束语

本文给出了基于FPGA的电网实时数据采集系统的设计方法。该方法采用FPGA作为数据采集系统的控制核心。并充分利用了高速模数转换芯片ADC和可编程逻辑控制器件FPGA，最终通过硬件描述语言VHDL实现了A／D的控制和数字锁相倍频电路。该电路具有良好的可移植性和可扩展性，便于调试和修改，在电网的实时数据采集方面有较好的应用前景。