基于CPLD的多次重触发存储测试系统设计

摘要：提出一种基于CPLD的多次重触发存储测试系统设计方案，详细介绍系统硬件设计以及CPLD内部控制原理，并对CPLD控制电路仿真。该系统体积小、功耗低，能够实时记录多次重触发信号，每次信号记录均有负延迟，读取出数据时，无需程序调整，即可准确复现记录波形，因此重触发技术在存储测试系统中的应用具有重要意义。
关键词：CPLD；多次重触发；存储；测试；波形仿真

1 引言
多次重触发技术应用于多种场合，如一个30齿的齿轮，设齿轮啮台系数为1．2，若测量其中1齿多次啮合时的应力，则1齿的啮合时间只占齿轮转l圈时间的1．2／30，其余28．8／30的时间为空闲态，而空闲态记录无意义。为此开发多次重触发技术，以齿应力作为内触发信号，只记录每次触发后的有用信号，并具有负延迟，而不记录空闲状态．直到占满记录装置存储空间，这样可有效利用存储空间，记录更多的有用信号。

2 多次重触发存储测试系统总体设计
2．1 多次重触发存储测试系统工作原理
图1为多次重触发存储测试系统原理框图，其工作原理：被测信号经传感器变为电信号后，输入至模拟调理电路，再经放大滤波后输入至A／D转换器，将模拟信号转换为数字信号，然后经过FIFO传输给存储器，计算机通过通信接口读取数据。其中，该存储测试系统的A／D转换器的转换和读时钟、FIFO及存储器的读写时钟、推地址时钟均由CPLD控制产生。

2．2 负延迟的实现
动态信息存储要求真实有效地记录有用信号，根据被测信号特点，需记录下触发前信号在极短时间内的数据，这就要使用负延迟技术。负延迟也称为提前传输，即将触发信号的触发采集时刻提前一段时间作为传输数据的起始点。该系统设计采用FIFO存储器实现负延负延迟。触发信号未到来时，A／D转换器输出的数据不断写入FIFO存储器中，A／D转换器转换的数据不断刷新FIFO存储器的内容。一旦触发信号到来，数据则开始从FIFO写入存储器。