一种基于FPGA的PXA270外设时序转换接口设计
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(2)PXA270对外设指定寄存器单次读操作PXA270先向FPGA的命令寄存器写入对该外设指定寄存器的单次读指令，此时，FPGA给出对外设的读时序，并驱动RAM的地址总线、写时钟等信号，将外设数据总线上的数据传送到RAM中。再延时1μs，PXA270从RAM中读出数据。
(3)PXA270对外设批数据写操作与单次写操作不同的是，PXA270需先将所要写入的数据存储到RAM的连续空间，然后向FPGA的命令寄存器写入批数据写操作指令，FP-GA根据接收到的命令将RAM中的数据分次送至外设数据总线，且需保证向COM20020的写时序与之同步。
(4)PXA270对外设批数据读操作 由FPGA给出对外设的连续多次读时序将外设中的数据送人RAM，完成存储工作。PXA270等待批数据读完成中断发生后对RAM进行连续读。本文引用地址：//m.amcfsurvey.com/article/191920.htm
3 功能模块设计
3．1 时序发生模块设计
COM20020有80xx-like和68xx-like两种总线访问方式。这里中实现68xx-like访问方式，图2为其读写访问时序。
读写时序的共同要求为：片选信号CS必须先于DS至少5 ns，并且只允许在DS无效之后CS才能恢复为高电平；读写方向信号DIR应在DS有效前至少10 ns建立；DS高电平宽度不小于20 ns。两者的不同要求：写时序的地址总线先于操作脉冲DS至少15 ns建立，DS低电平不小于20 ns，数据总线有效数据必须在DS变高之前至少30 ns建立，保持至DS变高后至少10 ns；而读时序的地址总线先于片选信号至少15 ns建立，DS低电平不小于60 ns，DS变低到数据总线数据有效的间隔最大为40 ns，DS变高到数据总线高阻抗的间隔最大为20 ns，这是COM20020作为数据输出方给访问设备提供的特性。针对以上读写时序的要求，具体设计如下：DIR在一次操作中只有高或低电平一种可能，通过命令寄存器在操作前事先给出，而后给出使能信号，DS在CS有效之后变低，而在CS无效之前变高，以便数据可靠锁存。
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