一种基于FPGA的PXA270外设时序转换接口设计
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图3为COM20020的时序原理图，从时序分析可得出如下设计方案：DIR用于指示操作是读还是写，DIR=‘1’为读，否则为写。在操作前先对DIR 赋值；在EN有效时选择CS，CLK的下一次上升沿变为有效。这样是给写操作对COM20020数据总线准备数据之用，不影响读操作；DS选择在CS有效的下一个CLK上升沿变为有效，但在CS无效前两个时钟周期给出上升沿，以满足“片选信号CS必须先于DS至少5 ns，并且只能在DS无效之后恢复为高电平”，并且DS中间应有至少60 ns的时钟宽度，因而保持3个CLK周期有效。图4为CommandGenerator时序仿真图。采用计数器进行时序同步。以下给出VHDL源代码。本文引用地址：//m.amcfsurvey.com/article/191920.htm
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