基于FPGA的直接数字频率合成技术设计

２　ＤＤＳ在ＦＰＧＡ中的实现

考虑到本系统的规模以及以后的扩展需要，该系统中的ＤＤＳ电路采用ＶＨＤＬ硬件描述语言来实现，因为ＶＨＤＬ语言设计的电路模块可以方便地移植到不同的ＦＰＧＡ芯片中。由于硬件原因，本系统的最高频率为１００ｋＨｚ，因此，采用常规设计即可满足要求，但若要应用于高速系统，还要采用一些提高系统运行速度的措施，如采用流水线技术，即在设计中把延时较大的组合逻辑块切割成两块大致相等的组合逻辑块，并在这两个逻辑块中插入触发器，也可通过多个触发器时钟来提高系统速度，还可以采用ＡＬＴＲＥＡ 公司的ＦＰＧＡ器件所特有的进位链来设计高速电路。

图２所示为一个具有频率、相位与幅度调制的ＤＤＳ系统的ＦＰＧＡ组成框图。它的频率调制可以在调谐寄存器与相位累加器之间插入一加法器来实现，频率调制与相位调制有相同的分辨率，因此，频率可以覆盖整个调谐频段。相位调制器可通过在相位累加器后插入一个加法器来实现。幅度调制则是在正弦查找表后插入一个乘法器来实现。该系统具有高精度、高稳定性等特点。

２．１ ＲＯＭ查找表的设计

ＲＯＭ查找表在整个设计中是一个比较重要的部分。为了保证波形的平滑，设计时可将一个周期分为１０２４个点。但是，点数太多时，用文本方式输入可能有很多困难。因此，应当用Ｃ语言描述正弦方程式，最后再将其转化为所需的ｍｉｆ文件。以下是其Ｃ语言的源程序：

ｍａｉｎ()

{ｉｎｔ ｉ;ｆｌｏａｔ ｓ;

ｆｏｒ(ｉ＝０;ｉ＜１０２４;ｉ＋＋)

{ ｓ ＝ ｓｉｎ(ａｔａｎ(１)＊８＊ｉ／１０２４);

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２．２ ＤＤＳ主模块设计

ＤＤＳ主模块部分可根据上述原理，采用ＶＨＤＬ来描述，以下是部分源程序：

ＢＥＧＩＮ

ＰＲＯＣＥＳＳ (ｃｌｋ)

ＢＥＧＩＮ

ＩＦ(ｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｃｌｋ＝＇１＇) ＴＨＥＮ

＼＼时钟上升沿触发

ｆｒｅｑｗ＜＝ｆｒｅｑｉｎ;

ａｃｃ＜＝ａｃｃ＋ｆｒｅｑｗ; ＼＼开始累加

ＥＮＤ ＩＦ;

ＥＮＤ ＰＲＯＣＥＳＳ;

ｒｏｍａｄｄｒ＜＝ａｃｃ(ａｄｄｅｒ ｗｉｄｔｈ－１ ｄｏｗｎｔｏ ａｄｄｅｒ ｗｉｄｔｈ－１０); ＼＼累加结果的高１１位作为

查找表的地址位

ｉ_ｒｏｍ:ｌｐｍ_ｒｏｍ ＼＼调用ＲＯＭ查找表

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