基于FPGA的直接数字频率合成技术设计

２．３ ＤＤＳ控制模块设计

ＤＤＳ部分的系统控制是根据所需要的功能（如相位调制、幅度调制等）要求而设计的，这一点也是利用了ＦＰＧＡ的灵活性。其部分程序如下：

ＣＯＭＰＯＮＥＮＴ ｄｄｓｃ ＩＳ ＼调用ＤＤＳ主模块

．．．．．．

ＥＮＤ ＣＯＭＰＯＮＥＮＴ ;

ＳＩＧＮＡＬ ｃｌｋｃｎｔ :ｉｎｔｅｇｅｒ ＲＡＮＧＥ ４ ＤＯＷＮＴＯ ０;

＼＼内部信号定义

ＳＩＧＮＡＬ ｃｌｋ:ｓｔｄ_ｌｏｇｉｃ;

ＳＩＧＮＡＬ ｆｒｅｑｉｎｄ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ＤＯＷＮＴＯ ０);

ＢＥＧＩＮ

ｉ_ｄｄｓｃ:ｄｄｓｃ ＼＼调用ＤＤＳ主模块

ＰＯＲＴ ＭＡＰ(ｃｌｋ＝＞ｃｌｋ,ｄｄｓｏｕｔ ＝＞ｄｄｓｏｕｔ,ｆｒｅｑｉｎ＝＞ｆｒｅｑｉｎｄ);

ｃｌｋ＜＝ｓｃｌｋ; ＼＼连接内部端口

ＰＲＯＣＥＳＳ (ｓｃｌｋ)

ＢＥＧＩＮ

ＩＦｓｃｌｋ＇ｅｖｅｎｔ ＡＮＤ ｓｃｌｋ＝＇１＇　 ＴＨＥＮ

＼＼系统时钟的上升沿触发

ｆｒｅｑｉｎｄ＜＝ｆｐｉｎ;

ＥＮＤ ＩＦ;

３　结论

本系统在频率不高于１００ｋＨｚ时能产生精确的正弦波形，而且十分稳定。由于基准时钟为５０ＭＨｚ，且分辨率为１６位，因此，该系统能产生的最低频率为５００Ｈｚ，若要产生更低频率及更精确的波形，可以提高分辨率并相应减小基准时钟，这在ＦＰＧＡ中实现起来相当容易。

实践证明：用ＦＰＧＡ设计ＤＤＳ电路较采用专用ＤＤＳ芯片更为灵活。因为，只要改变ＦＰＧＡ中的ＲＯＭ数据，ＤＤＳ就可以产生任意波形，因而具有相当大的灵活性。相比之下：ＦＰＧＡ的功能完全取决于设计需求，可以复杂也可以简单，而且ＦＰＧＡ芯片还支持在系统现场升级，虽然在精度和速度上略有不足，但也能基本满足绝大多数系统的使用要求。另外，将ＤＤＳ设计嵌入到ＦＰＧＡ芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。因此，采用ＦＰＧＡ来设计ＤＤＳ系统具有很高的性价比。