基于SOPC的低电压电泳芯片系统平台设计

　　待分离组分在协处理器CPU2、负压进样、运动电压控制等电路模块作用下，经进样通道、分离通道到达电导检测处，在电泳信号采集电路的采集下，送到主处理器CPU1处理器，CPU1处理后，发送相应控制命令到协处理器CPU2以及通过信号输出模块将电泳信号送到PC机。协处理器CPU2得到命令后，对进样、运动电压控制等模块进行相应控制，实现进样、运动电压控制输出以及操作控制数据的通信等基本操作。而主处理器CPU1及其电泳信号采集及处理模块则实现基于Avalon流模式的高速信号采集、电泳信号预处理子以及上、下位机数据通讯处理等。在系统中SDRAM用于存放临时数据, 闪速存储器flash 用于存放固定数据和程序，操作控制输入电路则用来实现对系统的控制。
系统硬件设计中,采用SOPCBuilder配置生成片上系统。SOPCBuilder是功能强大的基于图形界面的片上系统定义和定制工具。SOPCBuilder库包括处理器和大量的IP核及外设。根据应用的需要, 本系统选用NiosII/f Processor*2、JTAG、UART、On-Chip-Memory、DMA、Interval timer、Parallel PIO、Avalon Tri-State Bridge、SDRAM controller*2，由宏块生成的片上双口ARM以及自己定义的运动电压控制IP和基于Avalon流模式的电泳信号采集IP接口等。对这些模块配置完成后,使用SOPC Builder进行系统生成。SOPC Builder自动产生每个模块的HDL 文件,同时自动产生一些必要的仲裁逻辑,协调系统中各部件的工作。

　　3.2 系统硬件模块的设计

　　3.2.1低电压运动控制模块设计

低电压运动控制模块主要由CPU2来控制，其主要功能是对64路电极对供电电源施加的次序进行控制，其实质就是CPU1检测电泳信号后，发送相应标志控制字到CPU2，CPU2依据标志控制字实现对由8片MAX306多路模拟开关阵列进行地址译码，而后将电极供电电压加到相应的正负电极对上。其低电压运动控制模块硬件电路结构图见图3所示，其中D0~D7与EN0~EN7分别是电极模拟开关阵列地址选择及片选使能控制。

图3 低电压运动控制模块硬件电路结构图

　　3.2.2 基于Avalon流模式的电泳信号采集控制器设计

　　本系统，设计了图4所示基于Avalon流模式电泳信号采集控制器的硬件接口。该控制器由电泳信号采集控制接口；FIFO存储器（利用FPGA中的宏块生成）；Avalon Streaming Port接口3部分组成，其中电泳信号采集控制接口实现前级电泳信号调理电路中的高速16位ADC（MAX195）与FIFO之间的逻辑控制；FIFO实现输出的高速数据流与外部总线接口的传输速度匹配；Avalon Streaming Port接口实现FIFO输出与Avalon总线的无缝连接。

图4 基于Avalon流模式电泳信号采集控制器IP核的硬件结构图

　　3.2.3 主从结构的CPU架构