基于Verilog计算精度可调的整数除法器的设计

从图2的波形可以看出，输出结果为1 164，除法运算要精确到百分位，所以往左移动2位，其最终的值为11．64，而实际的值为11．636 36……，经过四舍五入得到的结果完成正确。从仿真时间来看，对于相同的数值输入，本设计只用了12个脉冲，而普通除法器至少需要20个脉冲(128／11=11余7，70／11=6余4，40／11=3余7，1l+6+3=20)，相比之下本设计的除法算法有很大的优势。
然而对于两个位数相差很大的数相除，则本设计的速度优势更加的明显，本设计每一位的运行时间都不会超过9个时钟脉冲，因此进行，z位计算的总脉冲也不会超过9n个，而传统的除法运算需要多个时钟脉冲，一般会是本设计时钟脉冲的数倍。该算法同样适合小数的运算，只要把小数化成整数，再做同样的处理，就可以得到精确的结果。

3 结 语
通过对除法器算法的改进，用四舍五入的方法对数据进行处理，使得到的结果准确性有了进一步的提高；运用移位、循环减法，实现数据的高速运算，并能任意设定计算的精度。运用此方法在软件方面设计除法器对速度和准确性的提高有积极意义。