嵌入式系统的PCIe时钟分配

IDT解决方案分析

IDT的工程师通过菊链三个特性描述板以代表子卡：ICS841S32I板，然后是ICS8743008I板，最后一个也是ICS8743008I板，创建了解决方案的原型，见图5。在第二个ICS8743008I输出时进行测量。卸载来自示波器的时钟周期数据，然后由抖动分析脚本进行后处理。该脚本可进行必要的频域和时域分析。

2.5Gbps分析方法的结果为18.91ps。这一结果符合4.5倍的裕量的86ps的PCIe峰-峰相位抖动指标。对于5.0Gbps操作，PCIe规定了rms相位抖动，而非峰-峰相位抖动。这些结果也超出了规范：0.52psrms低频带和1.47ps高频带与3.1ps规范限制之比。

对于5.0Gbps工作，PCIe为频域分析规定了两个转移函数和两个频率范围。第一个转移函数的极频率为5MHz和16MHz，第二个转移函数的极频率为8MHz和16MHz。抖动分析所得的两个频段为10KHz-1.5MHz(低频带)，1.5MHz-Nyquist(高频带)。Nyquist表示分析达到了基准时钟频率的一半。例如，在100MHz时，频域分析将达到50MHz。分析脚本会显示每个频率分析频带间两个转移函数间的最差情况。

本文小结

PCIe标准最初用于定义PC系统，但由于其低引脚数和可扩展的高性能，很快成为几乎所有应用领域选择的I/O接口。高速的基准时钟给希望利用PCIe元件的嵌入式系统工程师们提出了严峻的挑战，他们需要分配、选择两个不同的符合规范的基准时钟速度。

这个测试解决方案有助于系统利用支持100MHz和125MHz基准时钟的元件，并通过一个M-LVDS差分对将其分配到系统的所有卡上。该解决方案也可以对卡进行设置，因此这些卡可以在其应用指令下作为主或端点操作，而且能插入系统的任何插槽。另外，这一解决方案降低了背板上基准时钟的工作频率，放宽了该信号的路由限制和串扰性能。只要满足2.5Gbps和5.0Gbps操作PCIe规范严格的抖动要求，所有这些都可以用一个设计实现。