S3C2440时钟电源管理
含有两个锁相环MPLL、UPLL产生系统所需要的不同频率的时钟
MPLL:
为CPU产生FCLK时钟
为AHB产生HCLK时钟
为APB产生PCLK时钟
UPLL:
为usb(Host and Device)产生UCLK（48M)
FCLK，HCLK和 PCLK
FCLK是提供给ARM920T 的时钟。
HCLK 是提供给用于 ARM920T，存储器控制器，中断控制器，LCD 控制器，DMA 和 USB 主机模块的 AHB
总线的时钟。
PCLK 是提供给用于外设如WDT，IIS，I2C，PWM 定时器，MMC/SD 接口，ADC，UART，GPIO，RTC 和
SPI的APB 总线的时钟。
下图为PLL(锁相环）方框图
设置FCLK要用到PLL控制寄存器MPLLCON
例如：如果外部晶振Fin为12MHZ，设置FCLK为400MHZ，
由公式Fout = 2 × m × Fin / ( p*2^s) 此处：m =MDIV+8, p=PDIV+2, s=SDIV
可知rMPLLCON=((92<<12)|(1<<4)|1) 其中(MDIV=92, PDIV=1,SDIV=1)。
下面的这个函数是配置FCLK HCLK PCLK的比例的函数，用到时钟分频寄存器CLKDIVN
- voidChangeClockDivider(inthdivn,intpdivn)
- {
- //hdivn,pdivnFCLK:HCLK:PCLK
- //0,01:1:1
- //0,11:1:2
- //1,01:2:2
- //1,11:2:4
- //2,01:4:4
- //2,11:4:8
- //3,01:3:3
- //3,11:3:6
- rCLKDIVN=(hdivn<<1)|pdivn;
- if(hdivn==2)
- rCAMDIVN=(rCAMDIVN&~(3<<8))|(1<<9);
- if(hdivn==3)
- rCAMDIVN=(rCAMDIVN&~(3<<8))|(1<<8);
- }
[cpp]view plaincopy
- //**************************[UPLL]*******************************
- voidChangeUPllValue(intmdiv,intpdiv,intsdiv)//配置UPLLCON寄存器
- {
- rUPLLCON=(mdiv<<12)|(pdiv<<4)|sdiv;
- }
[cpp]view plaincopy
- voidCalcBusClk(void)//计算总线频率
- {
- U32val;
- U8m,p,s;
- val=rMPLLCON;
- m=(val>>12)&0xff;
- p=(val>>4)&0x3f;
- s=val&3;
- //(m+8)*FIN*2不要超出32位数!
- FCLK=((m+8)*(FIN/100)*2)/((p+2)*(1<
- val=rCLKDIVN;
- m=(val>>1)&3;//HDIVN的值
- p=val&1;//PDIVN的值
- val=rCAMDIVN;
- s=val>>8;//CAMDIVN[8:9]，为HDIVN分频改变位
- switch(m)//计算HCLK频率
- {
- case0:
- HCLK=FCLK;
- break;
- case1:
- HCLK=FCLK>>1;
- break;
- case2:
- if(s&2)//见CAMDIVN寄存器HCLK4_HALF
- HCLK=FCLK>>3;
- else
- HCLK=FCLK>>2;
- break;
- case3:
- if(s&1)//见CAMDIVN寄存器HCLK3_HALF
- HCLK=FCLK/6;
- else
- HCLK=FCLK/3;
- break;
- }
- if(p)//计算PCLK频率
- PCLK=HCLK>>1;
- else
- PCLK=HCLK;
- val=rUPLLCON;
- m=(val>>12)&0xff;
- p=(val>>4)&0x3f;
- s=val&3;
- UPLL=((m+8)*FIN)/((p+2)*(1<
- UCLK=(rCLKDIVN&8)?(UPLL>>1):UPLL;//计算UCLK频率
- }
下图为外部时钟为晶振时的上电复位顺序
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