多通道高带宽同步采集系统

示波器作为基础性的通用时域仪器，广泛应用于电子相关领域的测量。一般示波器最多配备4个通道。而一些应用需要测试的通道数可能大于4个。例如多通道的高速串行总线（PCI Express x8,x16,x32）、DP-QPSK、天线阵列、相控阵雷达、卫星导航装置等等。这些应用有时需要在时域上采集多个信号，这就需要多通道且高带宽、高采样率的时域仪器。

为了实现更多采集通道，传统的做法是将多台示波器同步起来使用。所谓示波器同步，就是每台示波器的参考时钟同源（相参）、触发时刻一致（采集时刻一致）。多台示波器同步方法如图 1，一个外部的时钟源输出到每台示波器，并且每台示波器由同一个信号进行触发。

图 1同步多台示波器连接示意图

美国力科公司针对这类应用，推出了解决方案：多通道、高带宽、模块化示波器系统LabMaster，外观如图 2 所示。采集通道模拟带宽可达45GHz，采样率可达120G Sample/s，通道数则可以达到20个。

图 2 示波器系统LabMaster (左侧为20通道，右侧为8通道)

多通道采集系统很大一部分应用的目的是测试各信号之间的时序或相位差，或者要求采集系统不影响信号之间的相位和时序关系。这要求采集系统具有比较高的同步精度，特别是对于一些高频、高速信号的测试，同步精度要求达到ps量级。可以按下面方法来评估采集系统的同步精度：将两个相位相同的正弦信号同时输入到采集系统任意两个通道，经过采集后，测量两个信号的相位差，这个相位差就是这两个采集通道之间的同步精度，或者称为时序偏斜（skew）、相位误差。

本文主要从同步精度的角度来对比传统的多台示波器同步方式和LabMaster示波器系统，

二.同步精度分析

为了便于讨论示波器的同步精度，先来分析一下示波器采集电路的结构。单台示波器采集电路框图如图 3。信号先经过前端调理后，由模数转换器（ADC）进行量化。ADC由一个10GHz时钟驱动，称为时基（Timebase）时钟，产生时基时钟的电路称为时基电路。ADC量化的数据存入采集存储器(Memory)中，这是一个先入先出（FIFO）存储器，受触发电路控制。如果没有触发，采集存储器的内容不断被更新。如果触发条件到来，触发电路控制存储器停止更新，并把此时刻保存的数据送去显示和处理。随后恢复更新，触发电路等待下一次触发条件。

图 3示波器采集电路框图
一台4通道的示波器，包含4套前端信号调理电路、ADC和采集存储器，它们共用一个时基电路和一个触发电路。
再将时基电路的结构细化，如图 4。10GHz时基时钟由一个10MHz的低频时钟通过PLL倍频1000倍得到，这个低频时钟称为参考时钟，它可以由示波器内部的晶体振荡器（TCXO/OCXO）产生，也可以由外部输入（External Reference Clock）。内部产生的10MHz也可以输出给其他示波器。示波器一般都有参考时钟的输入和输出接口，输入的时钟只能是低频，在内部还要经过倍频。

图 4示波器采样系统的时钟

把多台示波器同步起来使用时，示波器引入的时序偏斜主要包含以下部分：
时钟的偏斜和抖动
触发信号偏斜和抖动
通道延迟

1)时钟的偏斜和抖动

时基时钟经过分布网络传输到各通道ADC的延迟难免有差异，而每个通道的ADC都在时基时钟上升沿50%时刻进行采样和量化，这样各通道ADC采样时刻有偏差。这种偏差是固有的、静态的，可以通过校准的方式消除。但时钟难以避免抖动（jitter），抖动也会导致各通道采样时刻有偏差，并且这种抖动是动态的、时变的，无法消除。只能选择时基时钟抖动小的示波器。高带宽数字示波器一般都有一个规格指标称为抖动噪底（Jitter Noise Floor），该指标是时钟抖动、垂直噪声等示波器自身引入“干扰”在最终测试结果上的形式的反映。例如力科四通道示波器WaveMaster 8Zi-A的抖动噪底为125fs。

单台四通道示波器的时基时钟抖动可能很小。但用同步方式实现多通道时，时钟抖动就很难控制在比较小的水平了。多台示波器同步需要一个额外的信号源输出10MHz时钟分配到每个示波器的参考时钟输入接口，如图 1中的红线所示，也可以把一台示波器的参考时钟输出给其他各台示波器。无论哪种参考时钟产生方式，都需要一个时钟分配网络，这往往是测试系统集成者定制的，难以保证高稳定度，容易受到噪声的影响。而低频的参考时钟更容易受噪声影响。

为什么低频时钟对噪声更敏感呢？低频意味着信号摆率（slew rate）较小。信号摆率用来描述信号边沿变化的快慢程度，数值上SlewRate=dv/dt，可以等同于边沿的斜率。相同幅度的时钟信号，频率低的边沿摆率小。因为噪声的影响，时钟上升沿50%电平的发生时刻可能提前或延后，从而使幅度噪声转换为时间抖动，如图5，转换关系为dt=dv÷SlewRate，这意味参考时钟摆率越小，同样幅度噪声引起的抖动更大。

图5幅度噪声转换为时间抖动

因为低频参考时钟进入示波器后还需要经过PLL倍频才能作为ADC的采样时钟，所以多台示波器同步方式的时钟结构是如图6，一个参考时钟同时输入到多个PLL，

图6多台示波器同步方案的时钟拓扑结构

一方面PLL倍频会加重时钟的抖动。另一方面由于多个PLL输入并联在一起，它们之间相互干扰，也会加重时钟抖动。
总结一下多台示波器同步方式的时钟抖动性能：外部输入的低频参考时钟容易受干扰，并且多个PLL倍频会加重时基时钟的抖动，最终影响各个通道之间的同步精度。