【DigiKey探索之旅】分享我的PCB布局布线建议
加入技术交流群
做一个好的电源产品，不仅要有的好的方案，好的参数，还要有好的Layout。这里将分享一下工作后Layout设计的一些经验，不同公司 Guide可能不一样，但是基本原则大同小异。互相交流分享也会对工程师各自完善补充这些经验有帮助。
本文引用地址：//m.amcfsurvey.com/article/202406/459761.htm
| 布局检查 | |||
|---|---|---|---|
| 1 | 电源层数和厚度评估，当前层数是否够用； | ||
| 2 | 电流检测电阻要统一放在TOP层； | ||
| 3 | 注意整个热插拔电路的布局，遵从主板电流流向设计； | ||
| 4 | 控制器摆放位置要远离噪声源，比如MOSFET、电感； | ||
| 5 | 输入电容的滤波半径是否能cover到每个phase； | ||
| 6 | 电源距离负载是否为最短路径，例如电源与CPU Memory相对位置； | ||
| 7 | 超级电容和RTC电池位置； | ||
| 8 | I2C调试接口位置；测试便利性检查； | ||
| 9 | 空间结构的干涉检查； | ||
| 10 | 关键器件（如gate电阻）不要放在BOT层；非关键器件如去耦电容； | ||
| POL电路 | |||
| — | — | — | — |
| 1 | 认真阅读各方案芯片Datasheet，遵从Layout Guide； | ||
| 2 | 输入输出路径宽度和过孔数量，12V_FET过孔够用即可； | ||
| 3 | GND pad尽量铺开，有助于散热，过孔数量与输出电流相当； | ||
| 4 | 输入电感到芯片管脚路径Pvin电容位置，环路最小； | ||
| 5 | 去耦电容靠近IC管脚； | ||
| 6 | 输入输出DIP水桶电容连接GND层的层数，top层就近连接； | ||
| 7 | Phase面积优化，与电感相对，路径短而宽，不要打孔； | ||
| 8 | Boot阻容放TOP层，环路宽度与环路最小，不打过孔； | ||
| 9 | Snubber路径，加粗到20以上； | ||
| 10 | RC补偿、反馈补偿环路元件位置及走线完整性； | ||
| 11 | 分压电阻位置及走线完整性； | ||
| 12 | 电源附近，噪声源对其他高速信号的影响； | ||
| 13 | 信号完整性检查； | ||
| 14 | 负载端的滤波电容及shape检查； | ||
| 15 | USB fuse过孔远离信号，考虑过流发生的影响； | ||
| 16 | RTC、超级电容路径及走线完整性； | ||
| 17 | LDO方案考虑元件损耗，并注意散热设计，铺铜尽量展开； | ||
| 18 | boot、snubber、DCR、Vo不要共用连接； | ||
| 信号完整性 | |||
| — | — | — | — |
| 1 | EN、PG走线完整性； | ||
| 2 | Isense、Vsense、Tsense、Refin等反馈走线过孔连接的层数及信号完整性； | ||
| 3 | Vin、Vout sense点位置；Vsense选在陶瓷电容或处理器pin,不要在输出电感上； | ||
| 4 | SVID/I2C/SVI2/Alert等信号远端上拉及走线完整性； | ||
| 5 | PWM走线避开BOOT和PHASE节点，避免受到噪声干扰，相互之间间距>20mil； | ||
| 6 | 分立方案phase、highgate、lowgate顺序及类差分走线要求； | ||
| 7 | Address电阻及走线远离高noise； | ||
| 8 | 无GND层隔离的层间信号完整性检查； | ||
| 9 | 去偶电容应尽可能放在预期的使用位置。 | ||
| VR Controller | |||
| — | — | — | — |
| 1 | 控制器放在安静区，远离噪声源，比如MOSFET、电感； | ||
| 2 | 控制器具有单独AGND的要在整个控制器thermalPAD下铺铜连接，同时远离噪声源； | ||
| 3 | 对于DFN、MLFP封装控制器，不要在thermalPAD的角落处打孔，以避免短路连接； | ||
| 4 | 外围器件布局最好使用最短的走线，最少的过孔连接； | ||
| 5 | VCC和VDD的滤波电容同层就近摆放，使得环路最小，线宽>20mil； | ||
| 6 | VSENSE走差分线10-10-10mil，耦合电容放置在近IC端； | ||
| 7 | 近端Vsense采样在输出MLCC两端，远端Vsense在CPU Cavity 管脚处，避开噪声源； | ||
| 8 | 信号完整性检查； | ||
| VR DRMOS | |||
| — | — | — | — |
| 1 | Input端电感、电容和DRMOS摆放位置是否合理，通流路径、过孔数量是否满足； | ||
| 2 | GND PAD大小，过孔数量与输出电流相当； | ||
| 3 | 12V_FET铺铜要短，过孔够用即可；FET电容尽量同层靠近，FET与GND环路尽量短； | ||
| 4 | 12V上会耦合MOS开关产生的噪声，其他信号走线要远离12V铺铜和过孔20mil以上； | ||
| 5 | 尽可能多的应用TOP和BOT层的铺铜空间，最大程度兼顾通流能力和散热； | ||
| 6 | VCC和VDRV需要用RC电路来滤波隔离，且靠近管脚处放置0.1uF电容一颗； | ||
| 7 | BOOT阻容放TOP层，环路宽度与环路最小，不打过孔； | ||
| 8 | 2x22uF/0805/PHASE，每个PHASE输出端放置2颗22uF0805电容； | ||
| 9 | Phase网络与电感之间仅需TOP层铺铜连接即可，不要打孔； | ||
| 10 | 环Phase网络处增加GND铺铜，内层12V与VCCIN之间增加GND铺铜； | ||
| 11 | DCR Sense，RC匹配网络摆放在电感BOT层，开尔文连接，差分走线，8-10mil； | ||
| 12 | 防止一些过高的MLCC出现在TOP层Drmos之间，阻碍安装散热片； | ||
| 13 | VREFIN和IMON走差分线，8-10MIL即可，避开所有噪声干扰点； | ||
| 14 | 信号完整性检查； | ||
| 15 | CPU、DIMM下方耦合电容最小寄生路径； | ||
| 16 | 若PVTT为LDO方案，要尽可能增加铺铜，减少压降； | ||
| 17 | Intel CPU供电Vcore与VSA、VDDQ铺铜叠层尽可能不要Overlap，AMD CPU供电VDDR与SOC、VDDIO铺铜叠层尽可能不要Overlap，相邻叠层禁止Overlap； | ||
| 18 | 输出路径及负载端电容检查； |
评论