在LTspice中创建并行负载移位寄存器

我们探索了用于混合信号电路仿真的数字移位寄存器的设计和功能。

与所有SPICE衍生物一样，LTspice主要用于模拟仿真。然而，通过整合其数字元件目录中的逻辑功能，我们还可以使用它来验证混合信号电路。我们在前两篇文章中研究了LTspice数字组件的结构和仿真行为。在本文中，我们将使用它们来构建一个并行负载移位寄存器。

寄存器是数字和混合信号IC的关键子电路。在寄存器中，多个单比特存储单元（通常是触发器）连接在一起形成多位存储设备。例如，我们需要以下内容来创建一个单字节寄存器：

八双人字拖。

允许我们同时从所有八个触发器读取数据或向其写入数据的连接。

我们刚才描述的是一个基本的并行输入、并行输出寄存器。在移位寄存器中，我们可以将数字数据从一个触发器移动到下一个触发器。此功能允许我们将并行数据转换为串行数据。

例如，假设我们将一个字节的并行数据加载到移位寄存器中。我们可以通过寄存器的触发器顺序地移动其分量位。序列中的最后一个触发器将原始字节输出为8位序列。

LTspice移位寄存器

对我来说，设计一个只接受串行输入并产生串行输出的移位寄存器相对简单。触发器将连接输出到输入，序列中第一个触发器的输入引脚将是整个寄存器的串行输入端子。并行负载移位寄存器虽然更有用，但也更复杂。它将并行数据转换为串行数据的能力需要组合逻辑来实现多路复用器功能。

图1显示了并行负载移位寄存器中的前两个触发器。每个触发器都有一个连接到输入引脚的二对一多路复用器。

LTspice并行负载移位寄存器中的两个触发器和相关组合逻辑。

图1。LTspice并行负载移位寄存器中的两个触发器，带有相关的组合逻辑。

从示意图的这一部分，您可以看到：

寄存器每个位的设计。

一个比特如何连接到序列中的下一个比特。

我将这个移位寄存器设计为四位设备，尽管它可以很容易地扩展到八位或更多位。SPICE软件没有针对模拟数字逻辑进行优化，因此在LTspice原理图中可以包含多少数字电路存在实际限制。尽管如此，LTspice对数字元件的处理非常好，本文讨论的电路不需要很长的仿真时间。

现在我们已经熟悉了移位寄存器的基本结构，我们可以更仔细地研究它的组合逻辑。

重要提示：此示意图中的所有AND和OR门都有三个未使用的输入端连接到公共端子。LTspice的一个特点是，这样做会从模拟中删除这些输入，使这些门充当两个输入逻辑门。对于AND门，这与将这些输入连接到逻辑低输入或接地不同。

了解多路复用器电路

让我们一步一步地了解移位寄存器组合逻辑的功能。为了讨论的目的，我们将使用图2中所示的参考指示符。其他逻辑块具有不同的参考指示符，但以相同的方式操作。

LTspice移位寄存器中一个触发器的组合逻辑。

图2:移位寄存器中一个触发器的组合逻辑。

触发器有两个输入信号：

主输入是从前一个触发器的输出端接收的逻辑电压。它连接到AND门A8。

次级输入是标记为BIT2的信号。它连接到AND门A7。

并行加载信号决定了哪个输入信号将处于活动状态。对于A7，并行加载是其两个输入信号中的第二个；对于A8，第二输入信号是并行加载的逆。这保证了在任何给定时刻，AND门输出中只有一个可以为逻辑高。

为了将并行数据加载到寄存器中，我将parallel-load设置为高。AND门A8的输出被驱动到逻辑低，A7传递信号BIT2。然后，该BIT2值通过A10传递到D触发器的输入端，如图3中的绿色长箭头所示。

移位寄存器处于并行加载模式时的信号流。

图3。寄存器处于并行加载模式（并行加载=高）时的信号流。

为了在移位模式下操作寄存器，我将并行加载设置为低。这迫使A7的输出为逻辑低。因此，BIT2信号被忽略。

同时，A8的输出再现了来自前一个触发器的输出信号的逻辑电平。信号从A8传递到A10，并从A10传递到下一个触发器的输入端。触发器的输入现在等于前一个触发器的输出。图4显示了此信号的路径。

寄存器处于移位模式时的信号流。

图4。寄存器处于移位模式（并行加载=低）时的信号流。

请注意，图3是一个同步并行负载。当并行加载为逻辑高时，预选位值（BIT2）成为D触发器的主要输入，D触发器的主输入仅在时钟转换时才传输到输出。LTspice D触发器是一种上升沿敏感器件。因此，当时钟从逻辑低转变为逻辑高时，成功的并行加载操作需要并行加载信号处于活动状态。

总结

在本文中，我们研究了LTspice并行加载移位寄存器中各个位的基本结构。在下一篇文章中，我们将研究该电路的一些重要原理图细节和信号波形。