基于CPLD/FPGA的半整数分频器的设计实例
4.2 完整的电路及波形仿真
将COUNTER3、异或门和D触发器通过图3所示的电路逻辑连接关系，并用原理图输入方式调入图形编辑器，然后经逻辑综合即可得到如图4所示的仿真波形。由图中outclk与inclk的波形可以看出，outclk会在inclk每隔2.5个周期处产生一个上升沿，从而实现分频系数为2.5的分频器。设inclk为50MHz，则outclk为20MHz。因此可见，该电路不仅可得到分频系数为2.5的分频器（outclk），而且还可得到分频系数为5的分频器（Q1）。
5 结束语
选用ALTERA公司FLEX系列EPF10K10LC84-4型FPGA器件实现半整数分频后，经逻辑综合后的适配分析结果如表1所列。本例中的计数器为2位宽的位矢量，即分频系数为4以内的半整数值。若分频系数大于4，则需增大count的位宽。
表1半整数分频器适配分析结果
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