基于并行相关的实时时差估计器设计与实现

2.2 基于DSP48E的并行相关器

Xilinx公司的Virtex-5系列FPGA具有多个集成了补码乘法器和48位累加器的DSP48E硬核乘加单元[11]。每个硬核乘加单元不仅支持最高550 MHz的乘法累加器工作模式，并且带有用于增强性能的可选流水线级数。相邻的单元之间具有专用的级联通道，不需消耗片上逻辑与布线资源，只需进行简单的配置（图3）即可实现图2所示的并行相关结构。单个DSP48E硬核乘加单元有5个时钟的流水延迟，具有2m+1个乘加单元的并行相关结构,进行相关运算所需时间为:

2.3 m的选取[12-13]
为了确定m的取值，需要知道两接收机信号的粗略到达时间差及误差。当采用线性检波和固定门限检测时，到达时间测量的均方根变化为：

其中，floor(·)表示向上取整。实际应用中，可根据具体参数情况计算选择。
2.4 时差估计器的硬件实现
下面以2.2节基于DSP48E的并行相关器为核心设计时差估计器。设计采用的具体参数为：脉冲前沿最大为200 ns，中频SNR为10 dB，fclk与fs为250 MHz。由式(11)可求得m最小为48，即并行相关器需97个DSP48E硬核乘加单元。为了减少运算量，在满足定位精度需求下，只采集n=4 096(16.384 μs)的脉冲数据进行相关运算。

时差估计器系统主要包括高速ADC与Virtex-5 FPGA。ADC完成两路信号的模数转换，数据存储与读取、时差粗测、并行相关与时差提取以及ADC和通信控制则全部在一片FPGA内完成。

ADC采用ADI公司的AD9211。AD9211为10 bit、最高300 MS/s、低功耗、模拟输入带宽700 MHz的采样芯片。该产品采用1.8 V单电源，功耗仅437 mW,在70 MHz输入频率条件下能保持优良的信噪比(60.1 dB FS)和SFDR(-80 dBc)。AD9211还含有内置基准电压源和采样保持,最高300 MS/s的LVDS输出可方便地与FPGA高速连接[14]。

FPGA采用Xilinx公司Virtex-5系列的XC5VSX50T。该芯片具有8 160个Virtex-5 Slices，132个36 Kbit Block RAM/FIFO以及288个DSP48E Slice；12个增强型的数字时钟管理模块(DCM)和6个相位匹配时钟分配器(PMCD)；480个用户I/O端口支持1.2 V~3.3 V多种通用的单端和高速差分端口标准及数控阻抗(DCI)；1个兼容PCI Express的集成端点模块，4个三态以太网MAC(媒体访问控制器)，12个100 Mb/s~3.75 Gb/s的RocketIO GTP高速串行收发器模块[11]。

时差估计器的信号处理结构如图4所示。两路接收信号经射频模块变频至中频，两路中频信号同时经250 MS/s采样后通过LVDS送入FPGA，同时检波后与固定门限比较生成两路触发信号。在FPGA内，采样信号先经过FIFO进行缓冲。在两路触发信号的控制下，测量粗略到达时差并对脉冲数据进行存储，然后对两路脉冲数据进行并行相关运算，提取时延得到精确时差。精确时差结果经通信接口送至定位处理器进行定位解算。

3 实验及结果分析
3.1 性能比较分析

利用式(8)可求得时差估计器N=4 096点的相关运算时间，将运算时间与硬件资源消耗列于表3。为便于比较，将FPGA实现N=8 192点FFT的运算时间与硬件资源消耗同时列出。

频域互相关法测时差共需要进行3个8 192点FFT/IFFT和8 192次复数乘法，结合上表可知，频域互相关法的硬件资源消耗与运算周期都将远远高于本文设计的时差估计器。在fclk为250 MHz的情况下，本文设计的时差估计器可对重频最高为58 kHz的雷达信号进行实时时差估计，无需复杂的时序约束设计，避免了高系统时钟对系统稳定性的影响，降低了硬件实现难度。

3.2 实验结果分析
　 利用该时差估计器对常用雷达信号进行测试，各信号参数设置如下：
　 Signal 1：单载频脉冲信号，脉宽0.5 μs；
　 Signal 2：单载频脉冲信号，脉宽1 μs；
Signal 3：线性调频信号，脉宽100 μs，带宽10 Mb/s。
测试结果（如表4）表明该时差估计器可以完成无源定位中对雷达信号的高精度实时时差估计，估计精度优于10 ns。

本文从时域互相关的原理出发，优化设计并实现了一种基于DSP48E硬核乘加单元的高效并行相关时差估计器，与频域互相关法测时差相比，以更少的硬件资源实现更快的运算速度，在降低硬件实现难度的同时提高了系统稳定性。实际测试结果表明,该时差估计器可以满足无源定位中高精度实时时差测量的要求，具有重要的应用价值。