基于CPLD的片内环形振荡器的设计方案

2CPLD片内振荡器的实现和优化

　　2.1CPLD片内振荡器的实现

　　基于上述方法的片内环形振荡器设计有很大的通用性，可在不同CPLD芯片间方便地移植。本文以Altera公司的MAX7000S系列CPLD芯片的实现和测试为例说明。MAX7000S系列基于先进的多矩阵构架设计，采用CMOS工艺制造，容量高达256个逻辑单元LE(Logic El-ement)，每16个宏单元组成一个逻辑阵列块LAB(LogicArray Block)，速度达3.5ns的管脚到管脚延时，同时支持多种I／O电压标准。

　　从EDA软件综合后的报告可以看出，图2所示电路中每个门占用了一个逻辑单元。也就是说，电路内LE的延时将作为门的延时tpd，而且需要将振荡使能端引出到I／O引脚，当所实现振荡频率较低时，需要较多的门电路单元，这将占用一定的逻辑和引脚资源，从而降低芯片资源的利用率，所以在低频情况下使用时，要综合考虑系统需要的振荡频率，尽量用较少的门电路实现环形振荡器，以提供较高振荡频率，再设计分频电路以取得合适的振荡频率，从而提高芯片的资源利用率。综合器的这一处理，从客观上保证了设计者可以选择不同的门来实现图2的结构，仍然可以保证振荡间隔的一致性。实验也证实了这个结果。

　　2.2 电源电压的影响

　　电压会影响振荡电路的工作频率，电压增大会导致电路振荡频率增加，反之振荡频率减小。CPLD芯片一般有两个相对独立的供电端口，即核心电压(VCCINT)和引脚电压(VCCIO)。其中核心电压给芯片内部可编程逻辑电路资源提供电源，引脚电压为芯片的I／O引脚提供电源，以适应各种输出标准(如LVCOMOS、LVTTL、SSTL-2、SSTL-3等)。对振荡频率有影响的是CPLD芯片的核心电压，对此电压应采取稳压措施，稳压措施要视不同的应用要求而定。最简单的措施是采用高性能的稳压芯片给CPLD芯片分别提供两部分电压。随着半导体技术的发展，简单而廉价的稳压芯片已具有较高的性能，如National公司的LM2678系列芯片在有效输入变化范围内，稳压输出误差在±2％以内。

　　2.3 CPLD片内振荡器优化

　　通过EDA软件对设计做优化有可能提高所设计的振荡器的性能，减少对CPLD片内资源的占用。当采用MAX+plusII10.2软件设计时，软件优化开关设置为：(1)本设计选用MAX系列芯片，故选择对该芯片的多层综合选项(Multi-Level Synthesis for Max5000／7000／9000De-vice)。(2)在面积和速度优化选项中，选择对面积的优化，使振荡器部分尽可能分配到同一个LAB中。(3)打开"Slow Slew Rate"以降低开关噪声，打开"XOR Synthesis"以减少芯片面积的占用。

3 电路仿真及测试结果

　　本文以Altera公司的MAX+plus II 10.2为设计工具，在MAX7000S系列芯片上实现并测试。图3为选用EMP7128LC84-15芯片的时序仿真结果。其中p0～p7分别为环形振荡电路中单个门之后的电路节点；oscena[7…0]为各延时门电路的控制端(即所有二输入门中多余的输入端)。