基于FPGA的卷积码的编/译码器设计

3 译码器设计与实现

维特比译码器包括4个子模块，如图5所示。

　　1)控制单元 向各个功能模块提供控制信号，保证译码器的工作时序正确，协调各个功能模块从而促使整个译码器的正常工作。

　　2)路径度量和“加-比-选单元”计算和比较每条支路的路径度量，得到并保存剩余路径提供给回溯单元。对于(2，1，3)卷积码，译码深度D=5(m+1)=20，为保证存储单元和回溯单元同时并行工作，存储单元为2D(m+1)2m=1280 bit。

　　3)回溯单元 从前面“加-比-选”电路送来的剩余路径中选择量度最小的剩余路径，从这条路径对应的状态开始向前寻找，直到找完前面所有状态，并从存储单元中读出译码信息送给译码控制单元。

　　4)译码控制单元 将回溯单元送来的译码序列反转顺序输出即为所要输出的正确的接收序列。其中反转顺序的操作可由RAM实现，顺序写入倒序读出。

4 译码器设计中改进和优化算法

　　本文采取状态路径和判决比特同时存储，在表示状态信息的比特前加上1位判决比特来表示相应状态的输入支路的译码信息，因此，译码器在回溯时就可直接输出判决比特作为译码器的输出，降低了译码器的判决难度，节省了存储回溯路径所需要的内存，从而降低了译码器结构复杂性。

　　本设计中译码器在计算所有状态的路径量度的同时进行路径存储，从而大大提高了译码速度。路径量度是指每个状态的2条输入支路和2条输出支路，路径存储指的是状态存储以及相应的译码判决比特存储。该结构的译码器对每一个状态都具有独立的处理单元，彼此互补影响，并行工作，提高了译码速度。对于(2，1，3)卷积码，一个时钟需要进行2x2x2m=32次路径量度计算和2m=8次4比特存储操作。充分发挥了FPGA拥有大量LCS和RAM的优势。

　　在网格图中，随着状态的改变，每个状态的输出支路的路径量度逐渐增加，造成存储资源压力增大，设计中在每次进行路径量度计算时，将该状态的量度值与上次剩余路径量度的最小值做差后进行保存，以达到减小存储器空间的需求。对于编码效率为1／2的卷积码，以上差值最大不超过2m，因此，路径量度的量化宽的为1b(2m)。对于(2，1，3)卷积码，存储路径量度的寄存器位宽为lb(2×3)=3。