基于FPGA的卷积码的编/译码器设计

5 验证仿真

　　本设计采用Xilinx公司的ISE 9．2i为开发平台，选用的是Xilinx Virtex 4FPGA为开发芯片用于设计和验证所提出的卷积编码和维特比(Veterbi)译码算法。

　　5．1 卷积编码器

　　如图6所示，clk为时钟信号，reset为复位信号，din为输入信号，out_1，out_2为编码后得到的并行码字序列。可看出：输入码元为“101010111011 000100011011111111100……”经过编码得到编码结果为“1101000100010010101000101011001101110011101001010101010 10101011”结果正确。

　　5．2 Verterbi译码器

　　Vertrbi译码器仿真波形如图7所示，rev[1：0]为输入译码器的接收序列，clk为时钟信号，rst为复位信号，enable为使能信号，h_out为译码器输出序列。可看出：译码输出码元为“10101011101100010001101111111l100……”。结果正确。

6 结束语

　　通过对卷积编码原理与维特比译码算法的深入研究，在理解传统实现方法的基础上提出适合FPGA存储器和独立运算单元丰富的特点的优化算法，有效地提高了译码器的处理速度，简化了译码器的复杂程度。