应用EDA仿真技术解决FPGA设计开发中故障的方法

　　将list file另存为文本格式文件即可，如图4所示。

　　图4 “另存为”选项界面

　　此后可以把这个文本文件中无用的描述删掉，只留SignalTap抓出来的数据（空格、h等符号也要删掉），另存为.dat文件供仿真使用。

　　有了故障出现时的输入数据，我们就可以在仿真环境下构建故障出现的条件。

　　②利用.dat文件建立bug出现的条件

　　用verilog语言编写仿真文件（testbench），使用语句$readmemh或$readmemb将.dat文件中的数据存储到一个设定的ram中，如：$readmemh(“s.dat”,ram)。

　　注意$readmemh读取是按照十六进制数据进行（认为.dat文件中的数据都是十六进制数），会自动将其转换为4位二进制数存入ram中，所以设定的ram位宽要是.dat文件中数据位宽的4倍；使用$readmemb时，存储SignalTap所抓信号时，信号都要先设定为binary类型，ram位宽就是.dat文件数据的位宽。ram的深度为.dat文件中数据的个数。

　　然后在程序里把ram中数据按照所对应时钟沿输出到一个寄存器变量中，ram地址累加即可。

　　always@(posedge clk)

　　begin

　　data=ram[addr];

　　addr=addr+1'b1;

　　end

　　复现bug存在条件时，需将模块的输入信号与ram中的数据位相对应，仿真文件调用模块时，将寄存器data对应位作为输入接入即可。