约束设置与逻辑综合在SoC设计中的应用

　　从报告中看到，该路径起点是i_ZSU32_top/i_eth2_top/miim1/clkgen/U42/Y，终点是i_ZSU32_top/i_eth2_top/miim1/shftrg/ShiftReg_reg_1_，路径的时序裕量是2.96 ns。

　　ZSU32采用中芯国际0.18 μm CMOS标准单元库进行了逻辑综合和版图设计实现，6层金属布线，已成功流片。电路综合规模为200万门，所有cell的面积为19 195 460 μm2，芯片总面积小于5 mm×5 mm。

参考文献

　　[1] Synopsys.Design Compiler User Guide，Version Y-2008.06，Synopsys.

　　[2] BHATNAGAR H.Advanced ASIC chip synthesis using synopsys design compiler physical compiler and prime time (second edition).Kluwer Academic Publishers，2002.

　　[3] RABAEY J M.Anantha chandrakasan，borivoje nikolic.Digital Integrated CircuitsA Design Perspective(Senond Edition)(影印版).北京：清华大学出版社，2004，3.