基于计数器的随机单输入跳变测试序列生成

　　首先将移位寄存器SR初始化为（0，0，0，…，0），用使能信号将触发器（FF）置“1”，FF和SR都由公共的测试时钟信号Clock所控制，在（n+1）时钟周期内SR产生的测试向量为：{（0，0，0，…，0），（1，0，0，…，0），（1，1，0，…，0），（1，1，1，…，0），…（1，1，1，…，1）}。在下一个时钟信号到来时“与”门使SR的第一级为“0”，经过n个时钟脉冲后，SR的输出为{（0，1，1，…，1），（0，0，1，…，1），（0，0，0，…，1），…，（0，0，0，…，0）}，然后周而复始继续重复以上过程。

　　初始化后，在（2n+1）个时钟周期内Counter的输出保持稳态，而SR产生（2n+1）个不同的测试向量，在信号Counter-Clock的作用下，SR与Counter作“对应位的异或运算”，可产生（2n+1）个单输入变化（SIC）测试向量。可用于对集成电路的低功耗测试。

3 实验验证

　　为了验证RSIC测试序列可以降低测试期间的功耗，用Xilinx公司的专用功耗分析工具——XPower对上述译码器进行功耗分析实验。

　　实验中选用的FPGA是spartan3系列的xc3s400，其封装形式为tq144，速度等级为-6，直流电源电压为3.3 V，最大时钟频率为50 MHz。

　　在不同时钟频率下，对CC4028译码器逻辑主电路分别施加如图2所示的伪随机全测试序列(MSIC)和如图3所示的随机单输入跳变(RSIC)测试序列，测得的平均动态功耗如表1所示。