基于计数器的随机单输入跳变测试序列生成

　　由表1可知：

　　(1)随着时钟频率的提高，译码器的平均动态功耗不断地增加，这与理论分析公式(1)相符。

　　(2)与MSIC测试序列相比，RSIC测试序列在不同的时钟频率下均可降低测试时的动态功耗。

　　由于BIST的广泛使用，对其进行低功耗设计的研究非常活跃，已经成为一个很重要的研究方向，但是通过降低电源电压VDD和时钟频率f来降低测试期间的功耗是不可取的，因为这样会影响电路的性能及测试的效率。而减少电路的开关翻转活动率的几率因子?琢不会影响测试的正常进行。本文的研究表明单输入跳变测试序列相对于多输入跳变具有更高的相关性，在测试的过程中可以有效地减少被测电路内部节点的开关翻转活动率?琢，达到降低测试功耗的目的。

参考文献

　　[1] BONHOMME Y.Test power：a big issue in large SoC designs[C].Proceedings of the First IEEE International Workshop on Electronic Design, Test and Applications DELTA’02，2002：447-449.

　　[2] CORNO F，PRINETTO P，REBAUDENGO M，et al.A test pattern generation methodology for low power consumption [J].IEEE VTS，1998：453-457.

　　[3] VIRAZEL A，WUNDERLICH H J.High defect coverage with low-power test sequences in a BIST environment[J]. IEEE Design Test of Computers，2002，18(6)：44-52.

　　[4] 甘学温，莫邦熨.低功耗CMOS逻辑电路设计综述[J]. 微电子学，2000，30(8)：263-267.

　　[5] 王义，傅兴华.低功耗单输入跳变测试理论的研究.微电子学与计算机，2009，26(2)：5-7.

　　[6] IOANNIS V，ANTONIS P.An efficient built-in self test methord for robust path delay fault testing[C].Jornal of Electronic testing：Theory and Application 8.1996：219-222.