对基于FPGA的作战系统时统的研究与设计

2 中断控制

　　中断控制部分主要包括脉冲识别、中断源判断等。为保证时统信号的准确识别，避免丢帧、误判，需要对信号整形，适当展宽。在FPGA中利用反相器对信号整形，利用信号上升沿触发D触发器输出高电平去提起中断，在CPU主板响应中断后，通过控制D触发器清零端将输出的高电平拉低。以此避免非正常情况的出现。

　　本模块设计了4路时统接收电路，可同时采集4路外部授时信号，在同时工作的情况下，系统可得到4种不同的时间信息。因此，设计时需要能够准确地识别4路不同的中断源。CPCI系统只能分配给每个CPCI设备1个中断号，使得各路中断源都要通过这1个中断号向CPU主板提起中断。设计过程中可以利用FPGA内部寄存器来识别各路中断源。见图3所示。

　　4路信号用寄存器74373的低4位识别，在系统响应中断后，随即读取寄存器，根据寄存器位的值，判断是由哪路信号源提起的中断。屏蔽信号用于系统关断任一路中断信号源，根据需要，可用软件屏蔽l路或多路信号源，未被屏蔽的信号进入中断产生器，输出中断信号，发起中断申请。

3 守时设计

　　守时是指外部授时信号中断或受阻时，模块可以自行产生频率相同且脉冲沿一致的信号维持系统时间信息。在外部授时信号正常时，由其发起中断获得系统时间信息，无外部授时信号时，需由模块自行产生的信号自动接替外部授时信号的工作，同时用来维持时统信号输出，保证全系统的时间不中断。在FPGA中这部分功能由Verilog语言编写实现。