验证FPGA设计：模拟，仿真，还是碰运气？

　　对电路内方法的讨论

FPGA内验证方法的优劣与模拟正好相反。首先， 显然FPGA很快。人们经常可以以全速运行设计。不过，在某些情况下，这样做就意味着时序收敛问题会较多，超乎设计早期预期的程度。另外，与模拟不同，将多个模块综合到设计中时，FPGA并不会降速。这样就可以测试整个设计，而非单个块，并且可以以大量的实际数据集来运行测试，而不是采用精心编制的测试用例。

　　由于FPGA速度较快，而且它的I/O部件就是实际应用所需要的I/O部件，所以也可以采用系统中测试设计：可以在装入目标系统的FPGA开发板上测试，或者，如果目标PCB（印刷电路板）可以用的话，就在目标PCB上测试。这样的测试可以消除测试用例是否能够如实反映设计工作环境的疑虑。另外，在实际使用的电路板上测试设计可以暴露出I/O方面的问题——例如电气问题、信号完整性问题，或是在高速串行协议下不兼容问题。这些问题用其他方法几乎无法检测，而系统内测试则会形成一个软件测试平台，带来额外的好处。

　　这些优点都是系统级验证方面的。但Altera公司的Simpson指出：在芯片内测试块也有一些有用的优点。“一旦将某个块装入FPGA，就可以使用嵌入式处理器核（如Nios）来辅助调试过程，” Simpson说。“例如，处理器核可以使数据进出芯片，可以控制测试时序。这样，在块周边电路还没做好的时候就可以单独测试某个块。”

　　“在我们的自有IP（知识产权）开发部门，我们编写了在Nios核上运行的事务处理器，以此来生成伪随机测试，” Simpson 接着说。“据我所知，这样的做法在用户中还不普遍，但它非常有价值。”

　　既然FPGA有这么多优点，您可能会觉得疑惑：直接将编好的核装入FPGA、为它编写一个试件（test fixture），然后开始测试 ，这样做会有什么问题呢？这个问题的答案在于FPGA的一些缺点。