利用现成FPGA开发板进行ASIC原型开发

自动分割和综合多个FPGA设计

来自Synplicity的Certify?RTL原型开发工具是业内时间最长和最强大的多个FPGA分割和综合工具。很令人感兴趣的是，当Certify软件在上世纪90年代晚期创立时，对ASIC设计团队而言，没有任何现成的多个FPGA原型开发板能够得到。在那时，Certify软件被设计成一个ASIC团队设计他们自己的定制的多个FPGA原型开发板的辅助工具。

使用Certify软件，工程师们能够定义电路板上的FPGA的数量和类型以及它们之间的互连线。随后，该数据被用于对通过多个FPGA进行ASIC设计自动地分割RTL，并且将被分割的RTL综合成用于FPGA编程的配置文件。

一旦工程师们已经使用Certify工具来定义电路板的基本结构，来自该软件的输出之一是描述FPGA以及它们之间连接的网表。以Verilog来描述的该网表的格式由Synplicity定义，并且是知名的*.vb(Verilog模版)格式。

设计团队希望建立他们自己的定制电路板今天仍然使用这种技术。这一点使得Synplicity的*.vb格式很快变成这种类型应用的事实上的工业标准。现在，每个现成的多个FPGA原型开发板供应商采用通用的*.vb文件交付他们的电路板，其作为定义每块开发板结构的输入被读入到Certify软件。

Certify工具能够采用Verilog、VHDL和混合语言进行设计。该流程中的第一个要素是采用Certify软件，自动将任何ASIC专用代码转换为相当的FPGA结构。就目前现成的多个FPGA原型开发板而言，用户简单地通知软件使用下拉式列表框的开发板的类型，该列表框包括来自所有主要第三方供应商所提供的开发板。(换句话说，如果这是一块定制的电路板，Certify工具有能力建立一个在传输过程中的“虚拟的”多个FPGA开发板，接下来这块虚拟的开发板能够作为建立真实电路板的基础来使用。)接下来，Certify软件用于通过多个FPGA自动分割设计(图 2)。

与Certify软件紧密集成在一起的是Synplicity的HDL分析器，其以高级的层次化的模块图以及接着综合相应的门级电路的形式，自动地产生设计的技术独立的图形视图。Certify和HDL分析器工具在HDL源代码和模块级以及门级电路之间，支持全双向交叉探测，所以允许设计者在设计以及定位感兴趣的信号和逻辑功能之间，进行快速定位。除设计的各种其他视图之外，Certify软件提供一个形成原型开发板的FPGA的图形表示(第6页图3)。这些虚拟器件中的每一个有两个关联的“温度计型”显示：其反映I/O的应用和器件的其他面积/资源应用。