利用现成FPGA开发板进行ASIC原型开发

以I/O和相关的逻辑资源以及FPGA和在FPGA之间的布线资源的认识为基础，Certify软件能够自动地实现管脚分配和交互地执行分割——通过简单地拖曳代码模块和将它们下拉到不同的FPGA——或者两种技术可以混合使用。

Certify软件提供大量非常强大的工具来帮助分割任务。例如，接下来的分割，软件能够分析结果和向用户提出使用Certify管脚复用(CPM)的时机，信号的复合设置是一起复用来减轻在相关器件I/O资源上的负载。除了在多个器件上促进逻辑复制外，Certify工具也提供位片应用，其中宽的数据路径结构能够分裂成更小的分支。此外，Certify软件提供成熟的“撕裂”能力，借此将大的模块分解成更小的部分(这些部分能够依次分配给不同的FPGA)。

作为一个候选的分割实现方式就是建立，其他非常有用的特性使其能够被命名和保存。这允许用户维持对多个可选择的分割方案的控制。这种能力能够与Certify软件的影响分析特征一道使用，其允许用户就在该多个FPGA开发板上能够得到的面积和I/O而论，估计布局和/或移动逻辑。而不是用户不得不推测这个逻辑应该被分配给哪个FPGA，影响分析产生关于以那个分割决定为基础的特定信息。

一旦分割已经被执行，Certify软件用于综合与不同的FPGA器件有关的代码流。该工具使用同一个基本的综合技术，就是起重要作用的Synplicity的主导市场的Synplify Pro? FPGA综合引擎。例如，Certify软件充分利用Synplicity的BEST? (Behavior Extracting Synthesis Technology?)算法，其分析RTL和在主要综合步骤前实现高级优化。并且，Certify工具以拥有Synplify Pro软件的先进的综合能力为自豪，例如资源共享、寄存器平衡、重定时、复制以及再次综合。

这个过程一个关键的方面是Certify软件把不同的FPGA简单看作设计层次中一个额外的层。这意味着该工具提供针对性能优化时序路径的独特能力，甚至当这些路径越过多个FPGA时(Certify软件也能够提供一个时序报告，其告知设计者原型在硬件被编程之前能够达到的性能)。