用于CMOS图像传感器的流水线ADC设计及其成像验证

另外，由于余量放大器有限的带宽，因此对输入电压响应需要经过一定的时间才能趋于稳定。在采样频率为f的ADC中，要求信号在二分之一的时钟周期内达到所需的精度(即误差小于1／2LSB)，即有：

式中GBW为单位增益带宽，N为ADC分辨率，β为反馈系数，f为采样频率。
对于本文的ADC设计有：N=12，β=1／2，f=10 MHz，因此由公式(1)和公式(2)可得，用于本文第一级MDAC的余量放大器应满足：开环增益需大于84 dB，单位增益带宽需大于58 MHz。综合考虑到输入信号摆幅、流片工艺和功耗等要求，本文的余量放大器采用了折叠共源共栅的运放结构，仿真结果表示，该结构可满足设计要求。
2．2 比较器设计
流水线ADC由于采用了校正电路，对比较器失调电压的要求放宽了。对于1．5 bit每级的电路，设参考电压为1 V，则它的失调电压放宽为125 mV。本ADC中从第1级到第10级电路都采用了动态比较器，因为其失调电压小于可校正的最大失调电压，同时它具有较快的速度和较低的功耗。该电路的原理图如图4所示，它包括一个由rst信号控制的快速复位电路、信号输入的预防大电路、锁存比较器以及输出反相器组成。

2．3 数字位时间对齐及数字校准电路设计
由于流水线ADC每级电路产生数字代码的时间不同，因此，在进行数字校正之前，必须先对其进行延迟，所以在数字校正电路之前必须要有数字延迟电路。完整的输出数字时间对齐及数字校正电路如图5所示，其中图的左边为数字位时间对齐电路，图的右边为数字校准电路。

2．4 时钟控制电路设计
流水线ADC对于时序要求比较高，为了确保流水线ADC正常工作，要求前后两级不同时工作在采样状态和保持状态，至少需要一对两相不交叠时钟。文中设计的时钟信号电路如图6所示。相比一般的采用器件延时来设计时钟控制电路，本文采用了在电路引入电容的方式来确定时钟延时，尽管这样做会在版图上多占用了一些面积，但是其好处是设计的两相不交叠时钟非常稳定，时钟可以根据电容值选取的大小而更为合理的错开。