CPLD对FPGA从并快速加载的解决方案

　　4仿真及加载结果分析

　　基于modelsim6.5SE仿真波形可以看出CPU每加载1字节数据需要向CPLD写1次加载数据，这共需花费一个局部总线周期，局部总线频率最快为6.67 MHz.因此CPU加载4.125 MB数据到CPLD共需时间为：

CPLD需要1个CCLK周期写1字节数据到FPGA，CCLK则是利用CPU局部总线的写信号产生，可以实现CCLK和数据的同步，因此CCLK时钟速率为6.67 MHz，因此加载4.125 MB数据到FPGA，共需时间为：

FPGA上电需要1 ms，因此当FPGA使用SPARTAN-6系列最高端的6SLX150T时，采用基于CPLD的从并加载方式，共需要的加载时间为1.221 s，满足通信产品FPGA加载时间小于2 s的要求。而如果采用从串等加载方式，使用ARM7处理器作为控制器，对于CycloneII系列中的EP2C35，配置文件大小1.16 MB，加载时间需要1.30 min;采用基于CPLD的从串加载方式，加载同样4.125 MB的FPGA数据，CPLD加载时钟33MHz，则加载时间需要3.8 s，FPGA加载时间过长，则会影响系统的启动时间。

　　表2是常用加载方式加载6SLX150T型号FPGA芯片数据所需时间比较。

　　表2 FPGA加载时间对比

　　从上述分析可以得出结论，如果提高CPU的局部总线写速度，加载FPGA的时间就会更快。

　　5结束语

　　使用基于CPLD的FPGA从并加载方案，相对于其它几种加载方式，虽然加载管脚增多，但加载时间大大缩短，并且如果提高CPU局部总线的写速度，加载速度有进一步提高空间，满足通信系统快速启动的要求，具有很高的实用价值。