ADC最佳方案的选择及其发展趋势

引言
高速模数转换器(ADC)的性能特性对整个信号处理链路的设计影响巨大。系统设计师在考虑ADC对基带影响的同时，还必须考虑其对射频(RF)及数字电路系统的影响。充分了解高速ADC领域的最新进展对元器件选择至关重要。
市场对高性能ADC有着强大的需求。虽然通信、成像、汽车和仪表市场用户群之间差异很大，但是低功耗已经成为用户共有的主要要求。此外，就是在实现低功率的同时还要具有高分辨率、高速度和高性能。本文通过介绍两个重要应用领域的情况来进一步阐述这一重要趋势。

WCDMA基础设施要求
高速ADC在第三代(3G)和WCDMA基站的接收(Rx)与发送(Tx)通路中都发挥着重要作用。虽然前一代设计广泛采用功耗超过1500mW的高功率ADC，但整个业界都存在一种趋势，即采用具有高性能的小功率ADC。在需要密集的微型基站和微微型基站网络以保持服务质量的城区尤其如此。除了需要小功率之外，这些小型基站还对核心元器件的热耗散有额外限制。有限的系统散热能力常常成为实现高密度的瓶颈。要实现有竞争优势的系统设计，就需要在降低工作温度的同时又具有高性能的小功率ADC。
由于最终客户的要求不同，不同的制造商所选择的Rx通路架构也大相径庭。下一代设计的趋势将是通过直接在中频(IF)采样，用单个Rx通路支持多通道传输。这种架构与传统设计方案相比对ADC的要求要高得多。考虑到多载波频率规划情况，在14位分辨率时通常需要65Msps或80Msps的采样率。因为IF频率常常在70MHz至140MHz范围内，所以好的欠采样性能也是必需的。
WCDMA基站的Tx通路中也需要高性能ADC。在Tx通路中，输出功率放大器(PA)的非线性是提高系统级性能的重要瓶颈。在前一代设计中，通常采用诸如前馈等全模拟技术实现PA线性化。而下一代设计的趋势是通过用快速反馈通路对PA的输入进行数字化预失真来补偿其非线性。在很多情况下，用来数字化PA输出的ADC的性能是实现系统目标性能的关键所在。
尽管主流WCDMA基站通常在12位分辨率时要求125Msps的采样率，但PA线性化所需的采样率取决于要数字化的载波数以及该线性化有效性的频率范围。为减少射频输出下变频所需的阶数，目前的趋势是以更高的IF采样。由于目前IF在100MHz至200MHz范围内已很普遍，所以ADC必需具有卓越的欠采样性能。
这种应用的一个重要衡量指标是ADC同时数字化多个WCDMA调制载波时的相邻通道泄漏率(ACLR)。ACLR的测量结果反映的是该ADC在靠近每个载波边缘频率上的信噪比(SNR)以及其互调失真。这种测量常常被视为判定某特定ADC可否用于PA线性化的关键测试。

HDTV基础设施要求
HDTV广播等新型媒体的出现也增加了对高性能ADC的需求。从内容建立到内容提供，小功率高速ADC都是其基础设施中的关键元器件。
在内容建立方面，需要小功率高动态范围的ADC支持高清(HD)分辨率的新型专业广播摄像机。从更广泛的应用范围来看，高性能ADC在面向专业、工业、汽车和军事市场的高速、高分辨率成像产品中发挥着至关重要的作用。与采用低成本高集成度解决方案的消费类产品不同，这些高端成像应用需要具有极佳性能的独立ADC，而且其性能在较宽的工作条件范围内要有保证。这些应用中采用的传感器器件，如电荷耦合器件(CCD)、红外线(IR)和光电二极管等，本身就具有很大的动态范围。系统设计师的难题在于如何选择用于模拟信号链路的元器件，如滤波器、放大器和ADC等，以使检测器件的宽动态范围不会受损。
随着成像器技术的进步，虽然目前很多HD和标清(SD)摄像机的分辨率限制在12位，但整个业界正在推动采用这两种标准的产品升级到14位分辨率。根据不同的CCD分辨率，SD需要25Msps ADC，而HD需要80Msps ADC。但功耗对由电池供电的移动摄像机而言至关重要，而且3个CCD的产品至少需要3个ADC，所以在实现14位分辨率的同时必须最大限度地降低功耗。
在内容提供方面，需要新型基础设施来满足HDTV发射的需求。除了用于发送器和接收器的传统基本构件外，地面HDTV广播还需要一个安置于整个覆盖区内的无线中继站和同频中继器网络。与用于WCDMA的微型基站和微微型基站一样，这些系统需要小型、小功率ADC来实现有竞争优势的设计。
此外，空间HDTV广播可用频谱有限，因此必须用高速、高带宽ADC以满足灵活的频率规划需求。采样率取决于同时处理的相邻通道数，在12位分辨率时，数字化8个带宽为6MHz的通道一般需要高于100Msps的采样率。由于射频传输频带大约在500MHz至700MHz之间，所以任何对射频信号直接采样的方法都必须在极高的频率上保持良好的通带平坦度和失真性能。这对小功率ADC而言可能十分苛刻，因为即使是功耗超过1000mW的大功率ADC，其失真性能在高于几百MHz的频率上都极少能达到实用标准。因此，就HDTV广播基础设施的进一步发展而言，具有极好欠采样性能的小功率ADC是关键所在。

怎样选择高速ADC
除了上文提及的用户特定需求之外，在选择高性能ADC时，速度容限是必须考虑的因素之一。用户一般根据其系统的标称采样率来选择ADC的速度。不过，在很多实际应用中，时钟分配网络中存在的一些缺陷可能给时钟占空比带来意想不到的变化。例如，在密集的多通道系统中，PCB两端ADC的时钟占空比差别可能高达5~10%。由于任何偏离50% 的占空比实际上都压缩了时钟的一个相位，而ADC阶数的改变将会产生更高的采样率。这种情况也经常出现在很多成像应用中，这类应用依靠非50% 的占空比时基来实现抗噪声方案，如相关的二重采样等。在相对于规定采样率没有充足容限的ADC上，这些变化将导致模拟电路不能完全稳定，结果，用户可能在ADC输出中看到不希望发生的变化，如失真性能大幅下降等。
对这种可能的隐患，最好的防御方法是选择一个为在额定速度工作而对各项参数进行了保守规定的ADC。在实际选择中可以通过对不同ADC的SNR和无寄生动态范围(SFDR)性能随采样率增大而变化的数据表曲线进行比较。当采样率增大时，曲线越平，该器件的速度容限就越大。如果该曲线只延伸到ADC的额定速度处，用户就应该特别小心，因为这表示在时基容限超出标称速度时会有大幅下降的风险。有很多器件只是简单地通过降低速度容限来实现小功率，这类器件在要求较高的工作条件下性能不可能可靠。
另一个对很多无线通信系统来说必须考虑的因素是在低输入信号电平时的失真性能。多数无线传输信号到达ADC时，信号电平都远低于其全标度输入范围。信号链路的前端增益设计是为确保多路传输的功率同时累加在ADC输入时不发生压缩。就用户而言，所面临的问题是几乎所有高速ADC都是对接近全标度的单个输入电平(如-1dB条件下)保证其SFDR性能。因此，在多个输入电平的情况下，要测试和保证这一数值代价高昂。而大多数数据表在较宽的输入幅度范围内给出典型SFDR，用户应该仔细观察这条曲线，在低输入幅度上任何大的步进都表明在ADC转移函数中存在系统的非线性，而这种内部非线性源的影响常常随着温度变化而变化，因此用户应该在整个温度范围内仔细评估这类特性。因为转移函数线性度与低输入电平失真紧密相关，所以一个对最大积分非线性(INL)有严格保证的ADC往往在低输入幅度时具有更稳定的失真性能。
解决方案尺寸也是一个关键因素，因为很多小功率ADC都是用于便携式或多通道系统，为了响应用户的这些需求，很多ADC制造商都推出了采用QFN等小型扁平IC封装的器件。虽然采用这类封装降低了ADC本身所需的面积，但实际上整个解决方案所占的总面积可能比该封装本身要大得多。这是因为在这种方案中存在封装连接线寄生电感，所以很多高速ADC需要大电容值的外部电容器(如钽电容)来旁路电源和内部基准电路系统，而这些旁路电容常常在演示板的顶面和底面上占用很大面积。因此要在最终产品中实现较小的解决方案尺寸，就要求ADC不仅采用小型封装，而且还要最大限度地减少外部旁路电容的尺寸和数量。

技术趋势
设计高分辨率、高速和高性能同时又要保持低功耗的ADC是一项具有挑战性的任务。除了创新的电路设计技术，工艺技术的进步在小功率高速ADC的开发中也发挥着重要作用。特别是采用CMOS工艺制造使ADC受益匪浅。
就模拟电路设计而言，CMOS工艺调整的主要好处是使器件能够以更小功率和更高速度工作。与仅消耗动态功率的传统数字CMOS电路不同，ADC消耗的大部分功率都是由用来偏置放大器和比较器等模拟电路的静态电流引起的。对给定的模拟偏置电流，沟道长度(L)更短的工艺使晶体管具有更高的跨导(gm)，这是器件性能的一个关键衡量指标。而且更小的晶体管尺寸还使器件的寄生电容更低。在高速ADC的每个流水线级上，精度运算放大器等关键电路的模拟稳定速率极大程度上由晶体管gm决定。因此，在给定总偏置电流的情况下，缩短L会使工作速率更高。另外，电源电压一般会随着L缩短而降低，因此即使模拟偏置电流保持不变，总功耗也会相应降低。通过调整工艺，ADC的设计师可以灵活地在给定功率级上提高速率或在给定速率时降低功率。
然而，模拟电路的工艺调整存在一个严重的缺点。由于电源电压降低，ADC的满标度输入范围也必须缩小，以便为运算放大器等模拟电路提供足够的电压空间。而更小的输入范围会使信号功率更低，所以SNR会随着工艺调整而下降。此外，小功率高性能设计的挑战还在于降低ADC产生的噪声，以保持足够的信噪比。为了全面地理解这些趋势，本文在图1中对目前供应的5V和3V 14位ADC在奈奎斯特频率上的典型功率和SNR进行了总结。在小功率和高SNR之间实现最佳平衡以满足用户需求对将来的ADC设计而言仍将十分重要。

结语
要在高输入频率时保持良好的SNR和SFDR性能，就需要高输入带宽、高线性度的跟踪与保持设计以及小的内部采样时钟抖动。就小功率ADC设计而言，实现每个需求都要消耗功率并具有巨大的挑战。很多低功率ADC的SNR和SFDR都随着输入频率的提高而迅速下降，因为内部时钟抖动和跟踪与保持电路的非线性左右着响应信号的质量。所以业界需要能够克服这些问题并具有较小解决方案尺寸的小功率高性能ADC，以推出针对无线通信和HDTV基础设施市场的创新性产品。■