高级门驱动器 IC 技术可提高同步整流器应用的效率

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作者：Bill Andreycak 王剑时间：2005-08-21 来源：收藏

高级门驱动器IC 技术可提高同步整流器应用的效率

当今众多高频率与高效率同步整流器应用均需要强大可靠的门驱动电路，该电路可将具有快速切换转换及轨对轨输出电压摆动的高峰值电流传递到大型电容性负载中。在大多情况下，设计人员会添加外部 MOSFET 驱动器集成电路 (IC) 来完成这一任务，这种方法在业界中非常普遍。

本文引用地址：//m.amcfsurvey.com/article/7698.htm

采用全套 MOSFET 制造工艺为出发点在最初看来可能是门驱动器IC的最佳选择，但实际上，采用结合 MOSFET 结构的组合型高速双极工艺技术才能达到卓越的性能，并且还可提供 MOSFET 制作工艺所具有的低静态电流、短传播延迟以及轨对轨输出摆动等全面优势。但主要优势　在于利用无阻抗的双极晶体管来切换高电流负载。

众多基于 MOSFET 的门驱动 IC 通常要求特定的额定峰值电流，例如 6A。此处会造成这样的假象：设计人员可能会被误导，认为驱动器能在整个开关间隔期间提供6A的额定峰值电流，但真实情况并非如此。对数据手册的详查将显示更有意义且更量化的输出切换阻抗。例如，6A 峰值电流器件的测试条件可能规定为 12 VDC 的电源电压。这会转换成 12V / 6A 或2欧姆 25℃ 的输出驱动器阻抗。但只有当驱动器与负载均为电源电压的相反极值时，驱动器才会提供 6A 的电流。具体说来，在启动时，输出为低电压，而驱动器启动时正极电源轨的"高值"达到 12V。反之亦然，关断时，负载已达到电源电压，而低端的内部驱动晶体管开始将输出拉低，到达低电平。

问题是采用这种方式的额定驱动器会产生某些误导，例如在最需要峰值电流时（达到 MOSFET 的 "米勒"平坦区阈值）可处理的峰值电流量为多少。由于针对这一数值所采用的近似值为 6V，因此由该驱动器所提供的峰值电流被限制在电源轨与输出（由驱动器晶体管阻抗分压形成的）二者间电压电位的差值上。因此若采用先前确定的2欧姆，则在"米勒"平坦区阈值交叉时可获得的峰值电流为 12V-6V / 2 欧姆，或 3A！这只是在周围环境温度测试条件下。因为驱动器 IC 的温度会升高，并且由于其电阻特性的正温度系数而导致的内部阻抗增加，因此可进一步将峰值电流能力降低近一半，从而相应的值为1.5A。

真正的驱动

TI 的新系列 TrueDriveTM 门驱动器 IC 结合了双极与 MOSFET 工艺，这样可使两种工艺均趋近完美。UCC37321/2 9A 门驱动器 IC 的双极部分在主要切换的米勒平坦区可提供额定电流。具体说来，当这些新型驱动器的输出端驱动6V负载时，这些新型驱动器的电流为全额定电流。当每次繁重的双极切换也与 MOSFET 器件并行时，MOSFET 工艺会在输出时产生高速逻辑与轨对轨摆动。双极部分可在 MOSFET 完成到电源轨转换的同时处理高电流。

Predictive Gate Drive™（这是个商标名吗？如果是的话，我们需在整篇文章中将整个短语作为专有名词使用）技术实际上可消除体二极管导电的必要

MOSFET导通电阻是导致同步整流器应用中功率损失的主要原因。在众多情况下，由次之的是低端或整流 MOSFET的体二极管导电导致的设计中功率损失。一般来讲，这种情况每个开关周期会发生两次，在启动整流开关导通前会发生一次，在关断整流开关后也会再出现一次。其根源是为防止交叉导通在两个同步开关导通门驱动之间造成的故意延迟，交叉导通指的是高端和低端开关同时导通。

直到现在，才有了实现这一延迟的两种主要驱动技术：固定延迟技术与适应性延迟方法。固定延迟技术可对关断同步整流器中的一个整流器与启动另一个整流器之间具体的固定延迟段进行编程。目的是要确保两种切换永远不同步，方法是为每次切换提供足够的延迟时间，以便在一个整流器启动之前正确地关断另一个。适应性技术采用交叉耦合的门驱动来确定启动切换的时间。具体而言，当极电压降至低于某一阈值后，可启动整流开关。同样，当整流切换的门驱动低于其门阈值电压后便可启动主要降压开关。

如何比较两种方法的优劣？

原则上，固定与适应性延迟这两种方案均可提供合理的性能。但是延迟时间必须适应所有最坏情况下的各种参数的容差，和它们对超出产品公差和整个温度范围的影响。这一般会导致较长的延迟时间，从而使体二极管的导电周期比最佳状况的还要长。

何谓最新技术？

新型 Predictive Gate Drive 技术可克服传统同步整流器门驱动方法所面临的重重障碍。以周期循环为基础，这一增强驱动技术可调制切换间的延迟，以提供实际的体二极管的零导电时间。实际上，该持续时间会降至只有几纳秒。这约为优于先前方法的一个数量级，而且该技术将会进行自我调整来改变初始容差范围、温度、线路以及负载影响的条件。

注意以下两点非常重要：降压切换脉宽由脉宽调制解调器 (PWM) 控制 IC决定；新的门驱动技术不会改变忙占空比。然而，该技术确实可调节同步开关激活操作之间的延迟；精确地调节这些延迟可驱动切换，以实现整流切换的体二极管零导通。

新技术如何工作？

Predictive Gate Drive将高速比较器、4位计数器、数字门、多路复用器以及结合了步长 (step size) 为5纳秒的延迟线路进行了完美组合。与适应性延迟技术不同，该比较器可检测实际的体二极管导电--不会损坏漏极电压或门驱动振幅。比较器输出并非简单地转变整流交换，而是用于联合计数器与多路复用器以确定防止体二极管导电所需的确切延迟次数。计数器采用作为初始条件而设置的最大延迟开始工作，相应的延迟时间约为80纳秒。这一数值符合计数器的4位乘以单时钟周期的5纳秒，或最大80纳秒。

在每一个交换周期间，电路均会检查体二极管导电的情况。如果体二极管导电，则四位计数器会减少一位。无论体二极管导电的时间有多长，均可实施这种电路方式，该计数器在每一个 PWM 交换周期仅能改变一位。这就限制了调整每周期5纳秒的改变。在最糟糕情况下的汇聚延迟时间,耗用的最长时间为 16 PWM 交换周期。

随着PWM 开关周期的不断进行，每次比较器被触发时延迟就会减少。在体二极管导电停止以及比较器没有被触发的地方会最终出现一个操作点。这是两个同步降压开关即将同时进行的阈值。不要担心，这不是致命情况，通过设计，最长仅持续5纳秒。贯通电流也不会立即变得无穷大，因为在如此短的时间内很难产生这大电流，更何况还具有卓越的 PC 设计。这种将设计、组件包及寄生元件进行完美结合的总串联电感将会把峰值电流限制在几十毫安附近。计算机模拟及测量数据均支持这种贯通电流范围。正位于线性区域中的两个MOSFET会阻止这种贯通，电压受控电流源的器件也位于该区域中，因此他们无法承载比负载电流更多的电流。

当没有感应到体二极管导电时，Predictive Gate技术会将计数器调整回正确的方向。由于下一个交换周期及寻找体二极管导电的过程不断进行，延迟时间会增加一位。根据电流周期信息，可针对下一个交换周期进行测量并调整延迟时间。该电路会预测哪些延迟将成为下一个 PWM 周期的最佳解决方案。在正常运作情况下，Predictive Gate Drive 电路将不断调整延迟，以提供0到5纳秒的体二极管导电。

测试结果

向Predictive Gate Drive技术的转换可将同步降压式稳压器中的功率损失减少30%，这要取决于输出电流、切换频率及输入与输出电压。为了比较 Predictive Gate Drive 技术与适应性技术，构建了一种 5V 到 1.8V、10A的参考设计。适应性技术完全负载时效率高达89%，而受控的 TPS40000 Predictive Gate Drive 技术的效率则可超过91%。相形之下，这两种比例的总体改进程度相应将功率损失降低了近20%。另一种可转换为 3.3V 到 2.5V、10A 的参考设计 [3] 以 3 A 实现了超过96% 的峰值效率，完全负载时可实现92.5％的效率。

总结

处于非隔离式 DC/DC 转换器激烈的竞争环境中，制造商必须不懈地探索并评估各种新型产品及技术，才能获得优胜于竞争对手的优势。凭借新兴技术及增强的现有技术，该行业定位是开发出能冲破先前最大效率以及功率密度限制条件的新产品。