台积电推出设计参考流程9.0版 可支持40nm制程

台积电公司日前宣布推出最新的设计参考流程9.0版，能够进一步降低40nm制程芯片设计的挑战，提升芯片设计精确度，并提高生产良率。设计参考流程9.0版是由台积电与合作伙伴开发完成，是台积电近日揭示的开放创新平台（Open Innovation Platform）中相当重要的构成要素之一。

　　开放创新平台由台积电为其客户以及设计生态系统伙伴所建构，可以提早上市时程、提升投资效益以及减少资源浪费，并建构在可以协助客户完成芯片设计的IP以及设计生态系统介面的基础之上。

　　设计参考流程9.0版针对使用包括40nm在内的台积电先进制程所可能面临的全新设计挑战，提供直觉式半世代支援，另外，除了以共通公路格式（CPF）为基础的设计参考流程之外，也提供支援以统一功率格式（UPF）为基础的全新低耗电自动化设计参考流程、新的以统计分析资料为依据的设计功能以及层阶架构可制造性设计功能。

　　台积电设计参考流程9.0版也已经通过本公司提供给设计生态环境合作伙伴的AAA-主动精确保证机制（Active Accuracy Assurance Initiative）标准的验证。设计参考流程9.0版本着眼于使用上的便利性，并提供芯片设计人员经过验证的设计工具参考以及设计参考流程，确保芯片设计从规格制定到投片生产都能有正确的依循。

　　台积电设计建构行销处资深处长庄少特表示，目前已经有许多客户开始采用台积电公司最先进的40nm制程技术进行下一代产品设计，因此有需要设计参考流程。透过与设计自动化工具以及其他设计生态环境合作伙伴先期以及密切的合作，台积电成功推出了设计参考流程9.0版。透过台积电经过实际制程验证的设计生态环境，芯片设计人员可以充分利用台积电公司最先进制程所提供的种种优势。