SHARC处理器的起源和演进

　　下图是其中一种加速器的例子。

　　FIR加速器包含一个1K字的本地存储器用于存储系数，另外1K字的存储器用于存储延时线数据。FIR运算单元包括4个并行的MAC(乘法累加)单元，每个单元的工作频率是内核时钟频率的一半。运算单元都能够利用80位精确累加器执行32位浮点或32位定点处理。理论上，除了内核提供的2.7GFlops性能外，这个引擎还能提供1.8Gflops的处理能力。因此与第三代产品相比，第四代产品大体上将可用浮点性能增加了一倍。

　　FIR加速器可以用于单次迭代模式，这意味着完整的滤波器实现可以适配进本地存储器(滤波器长度<=1024)，或者也可以设置FIR加速器以支持多次迭代模式。在多次迭代模式，支持的最大FIR滤波器长度是4096个抽头。为了提高灵活性，用户可用的窗口尺寸变化范围可从1到1024个样本，而针对多速率滤波器(插值/抽取)和多通道滤波器(最多32个信道)的附加模式组成了完整的功能规范。

　　这种FIR加速器和额外的IIR/FFT加速器为各种信号处理应用提供了创新的低性价比提升方式，再次突出了ADI做出的以最小成本开销实现领先性能的承诺。