用CPLD对信号做2次取反,却编译不过。如下:
module demo2(k,exain);
input exain;
reg exa;
output k;
not n1(exa,exain);
not m1(k,exa);
endmodule
为什么编译不过啊?
output or inout port "
共5条 1/1
1
跳转至
页
verilog怎么编译不过啊?
2楼
只要把“reg exa;”去掉或改成“wire exa;”,就可以了。
因为你使用的是门级描述,门与门之间的只能是wire,而不能是reg,这与RTL级描述是不同的。
共5条 1/1
1
跳转至
页
回复
有奖活动 | |
---|---|
5月直播——【探索边缘智能的未来——直播盛宴即将开启!】 | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
【有奖活动】智能可穿戴设备AR/VR如何引领科技新潮流! | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 |