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我选择第二种方案：申请PCB板，购买组委会提供的元器件包
实验名称：基于CPLD的IRIG-B码编解码

实验概要：完成功能：解码时接收解码IRIG-B码时间并通过16X2液晶显示，编码时从实时时钟芯片读取时间，通过16X2液晶显示，并编码成IRIG-B码输出。按键选择编解码功能，解码时可以用接收的时间校准实时时钟时间。

关注这个CPLD的DIY很久了，以前学过的51，F0411，CC2533，STM32等都是C语言编程，虽说有一定的编程基础，但Verilog HDL是初次接触，想通过贵网站的DIY活动实现这个实验，能熟练掌握CPLD对各种外设、总线的操作。自己的方向是高速数据采集，也想为以后的FPGA学习打下基础。希望我能从这次活动中有所收获。