昨天讲到:VerilogHDL建模就是对器件、连线及其关系的描述。
请问老师一个比较“入门”的问题:如果由一个非门在前和一个与门在后组成的电路,如何用VerilogHDL来描述;再就是如逻辑表达式Y=(A+B)orC,能否也用VerilogHDL来表示?
谢谢。
有奖活动 | |
---|---|
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
【有奖活动】智能可穿戴设备AR/VR如何引领科技新潮流! | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 | |
【有奖活动】震撼来袭!这场直播将直击工程师的心灵! |