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请各位大侠帮我看一下
我的时序仿真总是出不来,请各位大侠帮我看一下会是什么地方出了问题。 : 我的电路要求的频率是20MHZ。但把CLK设为20MHZ时,输出波形很乱。将CLK改为10MHZ后,波形 : 就正常了。而且,如果用XC95216做,并选择按速度优化,则也可得到正确的波形(不过 : fit和仿真时读入netlist都很慢)。我想可不可以通过在电路中加几个buf来修改,要是可 : 以的话,该怎么加呢?或者没办法改,只能换片子了? : 这是timing reports里的warning,不知道有没有用。 : WARNING:hi434 - We have detected that a large number of internal signals : may be switching at the same time. To avoid potential simultaneous : switching/ground bounce issues, please contact Xilinx customer support for more : information. : 另外,输出波形大概是这样(我不知道怎么截图,只能大概画一下了): : 正常波形(CLK=10MHZ): : _________ __________ __________ : OUTA0 ___1 l_________1 1_________1 1_________ : OUTA1 ___ __________ __________ __________ : 1_________1 1_________1 1_________1 : _________ _________ _________ : OUTB0 ___1 l_________1 1_________1 1_________ : OUTB1 ___ __________ __________ __________ : 1_________1 1_________1 1_________1 : CLK=20MHZ时: : _ _____ _____ _____ _____ : OUTA0 1____1 N______1 1N_____1 N______1 N_____ : OUTA1 _____N___________N___________N___________N________ : _ ___ ___ ___ ___ : OUTB0 1______1 1_N______1 1_N______1 1_N______1 1_N____ : ______ ____ ____ _____ _____ : OUTB1_1 1______1 1______1 1______1 1______1
关键词: 各位 大侠 帮我 看一下
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