共1条 1/1
1
跳转至
页
FPGA设计时如何减少占用的资源
首先看你对资源的定义, 通常的FPGAZH中,可以分为逻辑资源和布线资源。 显然你说的肯定是逻辑资源,其实还应该包括片内RAM(用ESB实现) 如果你是用VHDL或者Verilog这样的设计语言作为设计输入,你就应该看看 综合工具的HDL REFERNCE,这样可以写出更有利于综合软件优化的代码, 如果你用图形输入那末尽量采用公司提供的库元件。 如果你能用公司设计软件的专门语言如ALTERA-hdl,这样你可以更好的控制使用FPGA的资 源,因为这样你就可以真正使用和FPGA结构一样的primitve. 从长远和有效的方法来看,还是努力提高HDL 编码水平吧。 当然综合时一些属性和参数的设计也可以帮助你提高利用率。
关键词: 计时 如何 减少 用的 资源
共1条 1/1
1
跳转至
页
回复
有奖活动 | |
---|---|
5月直播——【探索边缘智能的未来——直播盛宴即将开启!】 | |
请大声喊出:我要开发板! | |
【有奖活动】EEPW网站征稿正在进行时,欢迎踊跃投稿啦 | |
【有奖活动】智能可穿戴设备AR/VR如何引领科技新潮流! | |
奖!发布技术笔记,技术评测贴换取您心仪的礼品 |