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问 请教一些对 Layout比较熟的大虾，当我的数字电路版图比较大的时候，merge的速度特别特别慢，基本上都需要几十个小时，请问是否可以解决这个速度的问题？如何解决？ 答 1: 没有人知道吗？ 答 2: 有这个必要吗？怕眼花了？呵呵 答 3: 更新计算机硬件另外，很大的文件吗。

要么系统优化，要么更新计算机硬件。

sun的机器一般都很慢，现在的公司都是linux for amd 或者intel

pc要快很多，sun只是稳定。现在pc也非常稳定，一个月不关机也不会down。 答 4: 分块 Merge，一次不要选中全部。 答 5: To:asunmad我现在也是通过分块来做的，不过项目太多，器件也比较多，即使是分块，也显得很慢。我其实是想看看能否找到其他的方法。像上面的热心人说的优化系统优化硬件，现在对我来说可行性基本上为0，Sun的机器却是慢的可以，不过还是没有办法不去用。 答 6: 为什么一定要 Merge呢？ 答 7: 其实我也有这个疑问可是工艺厂说用他们公司的工艺做的版图在输出GDSII文件之前必须要 Merge，所以我也没有办法啊。 答 8: 这样的话，可以用DRACULA来输出GDSII文件输出时自然MERGE了，而原版图保持了Hierarchy结构，用不着在Cadence库中留一个 Merge好的版本。 答 9: 没用过dracula,最好不要去merge,否则巨大的数据量会让机器承受不了。我做了3年，只听说要求hierarchy的，没听说一定要把版图merge的。可能是我见的少，呵呵！ 答 10: 数据量会让机器承受不了数据量会让机器承受不了 答 11: 谢谢各位我已经通过其他的方法解决了，虽然速度还是稍慢，但至少比之前要快的多了，而Dracula我也没有用过，还没有想过去试，呵呵
答 12: 怎么个 merge呢不会是在图形界面merge吧？

用版图检测语言应该能很快实现。