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1．1 Booth编码与部分积的设计
在此采用的是基4-Booth编码方式。在补码表示的二进制数据中，扩展其最高位，并无影响。乘数A位宽为N，若N为奇数将A作符号扩展为A'，使其位宽为偶数。设定：经过处理以后，乘数A'宽度为H，H为偶数且不得小于N。则乘数A'可表示为：

其值如表1所示：

可以看到：基4布思编码一次考虑了3位：本位、相邻高位、相邻低位；处理了2位，确定运算量0，1B，2B，形成(H／2)项编码项、乘积项。对于2B的实现，只需要将B左移1位。因此，不管从那方面来说，基4算法方便又快捷。而基2算法1次只考虑2位、处理1位，形成N项编码项、乘积项，只是方便而已。SMIC提供的O．18 vm标准单元库中，布思编码逻辑表达式为：

以M2指示相邻高位，以M1指示本位，以M0指示相邻低位。S为0时正，为1时负；A为0时操作数为0，为1时操作数为B；X2为O时操作数为0，为1时操作数为28。对于0，B，2B都比较好实现，2B=(B1)；对于(-2B)实现如下：一2B=2×(-B)=[～(B1)]+1在硬件实现中，相邻部分积之间的权相差4，也就是部分积之间错开两位，把加1拿出来；对于所有As为1时，把所有的加1拿出来单独做部分积，这样可以省去多个加法器，节省器件。对与一个18 b的乘数，可以产生9个部分积，改进此Booth编码，再加上一个补1的数，一共产生10个加数。
1．2 4-2压缩逻辑实现
4-2压缩原理图如图2所示。它有5个输入端：A，B，C，D，ICI；三个输出端：S，CO，ICO。将5-3编码器并成1行，即为5-3计数行；若将相邻低位之ICO接入本位之ICI，则成为4-2压缩器。这样可以减少2个操作数。5-3计数器代数运算式如下：
S+CO×2+ICO×2=A+B+C+D+ICI
即：I0，I1，I2，I3，Ci，D权值为1；C，C0权值为2。

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关键词：FPGA符号定点乘法器