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基于欧氏算法的RS硬件解码方案的FPGA实现

  • 在通信系统中应用广泛。由于RS码的译码复杂度高,数字运算量大,常见的硬件及软件译码方案大多不能满足高速率的传输需求,一般适用于10Mbps以下。本文提出的欧氏算法和频谱结构分析相结合的RS硬件解码方案,适用于FPGA单片实现,速率高、延迟小、通用性强、使用灵活。笔者在FPGA芯片上实现了GF(2 8)上符号速率为50Mbps的流式解码方案,最大延时为640ns,参数可以根据需要灵活设置。
  • 关键字:RS编译码差错控制编码技术FPGA

基于FPGA的RS(255,239)编译码器

  • 摘要 RS(Reed—Solomon)编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实
  • 关键字:RS编译码伽罗华域BM算法Chien搜索Forney算法

基于FPGA的RS(255,239)编译码器设计及实现方法

  • RS(Reed—Solomon)编码是一种具有较强纠错能力的多进制BCH编码,其既可纠正随机错误,又可纠正突发错误。RS编译码器广泛应用于通信和存储系统,为解决高速存储器中数据可靠性的问题,文中提出了RS编码的实现方
  • 关键字:RS编译码FPGA伽罗华域BM算法Chien搜索
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rs编译码介绍

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