- 卷积码是一种重要的信道纠错编码方式,其纠错性能通常优于分组码,目前（2,1,6）卷积码已广泛应用于无线通信系统中,Viterbi译码算法能最大限度地发挥卷积码的纠错性能。阐述了802.11b中卷积码的编码及其Viterbi译码方法,给出了编译码器的设计方法,并利用Verilog HDL硬件描述语言完成编译码器的FPGA实现。使用逻辑分析仪,在EP2C5T144C8芯片上完成了编译码器的硬件调试。
- 关键字：卷积码Viterbi译码逻辑分析仪
viterbi译码介绍
接收到的符号首先经过解调器判决，输出0、1 码，然后再送往译码器的形式，称为硬 判决译码。即编码信道的输出是0、1 的硬判决信息。 我们选择似然概率( m P RC)的对数作为似然函数。容易看出，硬判决的最大似然译码 实际上是寻找与接收序列Hamming距离最小的编码序列。对于网格图描述Viterbi 算法，整个 Viterbi 译码算法可以简单概括为“相加－比较－保留 [
查看详细]
关于我们-
广告服务-
企业会员服务-
网站地图-
联系我们-
征稿-
友情链接-
手机EEPW
Copyright ©2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《电子产品世界》杂志社 版权所有 北京东晓国际技术信息咨询有限公司
京ICP备12027778号-2 北京市公安局备案：1101082052 京公网安备11010802012473
