- 摘要: 设计了一个12 位200 MS/s中频采样的流水线ADC，将输入信号采样保持功能集成在第一级级电路中，从而省去了采样保持运算放大器电路(SHA-less)。设计了带有占空比稳定功能的时钟延迟锁相环电路(DLL)，同时有效控制采样时钟的抖动保证高频输入信号的转换性能。
- 关键字：A/D转换器动态比较器201105
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