- RS触发器可以消除机械抖动的原因是它具有锁存的功能，可以稳定输入信号的状态。机械抖动是指接触或按下开关等机械装置时，因为机械元件的震动或不稳定造成的短期的信号变化。RS触发器是一种基本的数字逻辑电路，它由两个输入（R和S）和两个输出（Q和Q‘）组成。R和S分别代表复位（Reset）和置位（Set）信号。当R和S都是逻辑低电平时，RS触发器会保持上一个状态不变。当R和S都是逻辑高电平时，RS触发器会进入禁止状态。而当R为逻辑低电平，S为逻辑高电平时，输出Q会被置为高电平（或逻辑“1”），输出Q’会被置为低电
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- Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以用电路的功能描述，也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。
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- Verilog HDL基础之：组合逻辑电路的实现。数字逻辑电路分为两种，分别是组合逻辑与时序逻辑。组合逻辑：输出只是当前输入逻辑电平的函数（有延时），与电路的原始状态无关的逻辑电路。时序逻辑：输出不只是当前输入的逻辑电平的函数，还与电路目前所处的状态有关。
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- 数字电子电路中的后起之秀是数字逻辑电路。把它叫做数字电路是因为电路中传递的虽然也是脉冲，但这些脉冲是用来表示二进制数码的，例如用高电平表示“ 1 ”，低电平表示“ 0 ”。声音图像文字等信息经过数字化处理后
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- Altera公司今天宣布，在北京大学软件与微电子学院无锡产学院成立新的联合实验室 (EDA/SOPC)。这是Altera与中国大学一起建立的第66家联合实验室和培训中心。作为Altera全球大学计划的一部分，该联合实验室配备了最新的Altera® Quartus® II设计软件和40套Altera DE2-70开发套件，以帮助教师指导学生进行实践练习。 学院将利用联合实验室完成相关课程的培训，包括数字逻辑电路、HDL语言、计算机原理、电视原理以及Altera FPGA开发环境下的
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